KR20080030313A - 반도체 메모리 장치의 저전류 레벨 시프터 - Google Patents

반도체 메모리 장치의 저전류 레벨 시프터 Download PDF

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Abstract

본 발명은 레벨 시프터들의 트랜지스터 사이즈들을 외부 전원(Vdd)에 따라 분리 제어함으로써 저 전압 메모리 소자의 레벨 시프터 전류를 감소시키는 회로를 제공하기 위한 것으로서, 풀다운 및 풀업 동작으로 입력신호를 레벨 변환하여 출력하는 레벨 변환부와, 외부 전원을 입력으로 저전압 레벨 동작을 판단하는 VDD 검출부와, 상기 저전압 레벨 동작을 판단하여 상기 레벨 변환부의 풀다운 전압량을 분리 제어하는 저전류 제어부를 포함하는데 있다.
레벨 시프터, Vdd 검출부, 저전압

Description

반도체 메모리 장치의 저전류 레벨 시프터{Low-current level shifter in semiconductor memory device}
도 1 은 종래 기술에 따른 레벨 시프터를 나타낸 회로도이다.
도 2 는 본 발명에 따른 저 전류 레벨 시프터를 나타낸 회로도이다.
*도면의 주요부분에 대한 부호의 설명
10 : 레벨 변환부 20 : VDD 검출부
30 : 저전류 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저전압에서 동작하는 저 전류 레벨 시프터에 관한 것이다.
반도체 메모리 장치가 고집적화 되면서 상대적으로 가급적이면 칩(chip)의 크기를 최소화하도록 설계가 이루어진다. 그래서 칩 내의 셀 사이즈는 더욱 작아지게 되고, 이렇게 작아진 셀 사이즈로 인해 동작전압 또한 더욱 낮아지게 된다. 특히 반도체 메모리 장치가 휴대형 시스템, 예컨대 노트북 컴퓨터나 이동통신기기 등에 적용되면서 저전력(low power) 제품의 필요성이 크게 요구되어 칩의 동작전압을 더욱 줄이려는 노력이 진행되고 있다.
이처럼, 칩의 동작전압이 낮아지면서 특정 용도를 위해 출력전압을 높여야 하는 경우가 많이 발생한다. 이러한 경우에 입력 전압의 레벨을 소오스 전원 레벨 즉, 하이 레퍼런스 전압 레벨로 올리는 회로가 레벨 시프터이다.
도 1 은 종래 기술에 따른 레벨 시프터를 나타낸 회로도이다.
도 1과 같이, 레벨 시프터의 입력(IN)이 로우 레벨에서 하이 레벨로 천이하면, 제 2 NMOS 트랜지스터(N2)가 턴온되어 노드(a)가 하이 레벨에서 로우 레벨로 천이된다. 그리고 제 1 PMOS 트랜지스터(P1)가 턴온되고 제 1 NMOS 트랜지스터(N1)를 통해 하이전원(Vhigh)이 제 2 NMOS 트랜지스터(N2)에 공급된다. 또한, 노드(b)가 하이전원(vhigh)되어 제 2 PMOS 트랜지스터(P2)가 턴오프된다.
따라서, 인버터(INV1)의 출력은 입력(IN)보다 높은 레벨을 갖는 하이전원(Vhigh)이 된다.
반대로, 레벨 시프터의 입력(IN)이 하이 레벨에서 로우 레벨로 천이하면, 제 2 NMOS 트랜지스터(N2)는 턴오프되고 노드(b)는 로우 레벨이 된다. 이에 따라 제 2 PMOS 트랜지스터(P2)가 턴온되어 노드(a)가 하이전원(Vhigh)으로 천이된다.
따라서, 인버터(INV1)의 출력은 로우 레벨을 유지한다.
이처럼 외부전압이 하이 레벨을 가지는 신호가 인가되면 레벨 시프터를 통과한 후 인가된 전압보다 높은 전압을 갖는 하이 레벨로 변경되어 출력되고, 로우 레벨을 가지는 신호가 인가되면 로우 레벨로 그대로 출력된다.
그러나 메모리 소자가 저전압화 되면서 높은 내부 전원을 사용하는 메모리 소자의 레벨 시프터들의 트랜지스터 사이즈가 상대적으로 증가하고 전류도 증가한다. 즉, 메모리 소자의 외부 전원이 낮아지면서 레벨 시프터의 입력이 로우 레벨에서 하이 레벨로 변할 때 제 2 NMOS 트랜지스터(N2)의 사이즈를 키워야 하며, 이로 인해 레벨 시프터에서의 전류가 증가하게 된다.
특히 메모리 소자들은 동작영역을 확대하기 위해서 외부 전압이 정상 전압보다도 상당히 낮은 영역에서 메모리 소자가 동작하도록 설계하는데 이 경우 더 큰 트랜지스터 사이즈를 사용하는데, 이로 인해 더 큰 트랜지스터 사이즈가 사용되며 또한 많은 전류 소비를 하게 된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 레벨 시프터들의 트랜지스터 사이즈들을 외부 전원(Vdd)에 따라 분리 제어함으로써 저 전압 메모리 소자의 레벨 시프터 전류를 감소시키는 회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 외부 전원 레벨에 따라 메모리 소자에 사용되는 레벨 시프터의 트랜지스터의 사이즈를 분리 조절함으로써 레벨 시프터의 사이즈를 감소시키는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 저전류 레벨 시프터의 특징은 풀다운 및 풀업 동작으로 입력신호를 레벨 변환하여 출력하는 레벨 변환부와, 외부 전원의 레벨을 검출하기 위한 VDD 검출부와, 상기 VDD 검출부의 출력에 따라 상기 레벨 변환부의 풀다운 전압량을 분리 제어하는 제어부를 포함하는데 있다.
바람직하게 상기 VDD 검출부는 설정된 전압과 입력되는 외부전압을 비교하여 저전압 유무를 판단하는 것을 특징으로 한다.
바람직하게 상기 레벨 변환부는 출력노드와 접지전원 사이에 형성되고, 제 1 전압을 갖는 외부 입력신호를 게이트 입력으로 출력노드의 풀다운 동작을 제어하는 제 2 NMOS 트랜지스터와, 상기 제 1 전압보다 높은 전압레벨을 갖는 제 2 전압에 연결되어 상기 출력노드에 제 2 전압을 공급하여 풀업 동작을 제어하는 제 2 PMOS 트랜지스터와, 제 2 전압을 소오스 전압으로 하고 상기 출력노드에 게이트가 연결된 제 1 PMOS 트랜지스터와, 상기 제 2 PMOS 트랜지스터의 채널과 입력신호 사이에 채널이 형성되고 제 1 전압을 게이트 입력하는 제 1 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
바람직하게 상기 제어부는 상기 VDD 검출부의 출력신호 및 외부 입력신호의 입력에 응답하여 논리신호를 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력에 따라 상기 레벨 변환부의 풀다운 전압량을 제어하는 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
바람직하게 상기 PMOS 트랜지스터는 레벨 변환부에서 풀다운 동작에 사용되는 NMOS 트랜지스터보다 낮은 문턱전압을 갖는 것을 특징으로 하는 것을 특징으로 한다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 반도체 메모리장치의 저전류 레벨 시프터의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 는 본 발명에 따른 저 전류 레벨 시프터를 나타낸 회로도이다.
도 2와 같이 저 전류 레벨 시프터는 레벨 변환부(10), VDD 검출부(20) 및 저전류 제어부(30)를 포함한다.
이때, VDD 검출부(20)는 메모리 소자에 외부 전압이 인가되면 특정한 외부 전압 이상에서는 로우 레벨 상태의 출력신호를 출력하고 특정한 외부 전압 이하에서는 하이 레벨 상태의 출력신호를 출력한다. 이 특정전압은 메모리 소자의 로우 VDD 영역에 따라 결정된다.
따라서, 표준 전압 레벨 동작에서는 VDD 검출부(20)는 로우 레벨의 신호를 출력하고, 메모리 소자의 로우 VDD 영역에 따라 결정된 저전압 동작에서는 하이 레벨의 신호를 출력하게 된다.
먼저 메모리 소자에 표준 전압 레벨이 인가되면, VDD 검출부(20)는 로우 레벨을 갖는 LVDDET 신호가 출력되어 저전류 제어부(30)내 NAND 게이트(ND1) 하나의 입력단으로 입력된다. 이때, NAND 게이트(ND1)의 논리적 특성에 따라 하이 레벨 신호를 출력하게되어 제 5 PMOS 게이트(P5)는 턴오프 된다.
그리고 레벨 변환부(10)는 레벨 시프터의 입력(IN)이 로우 레벨에서 하이 레벨로 천이하면 제 4 NMOS 트랜지스터(N4)가 턴온되어 노드(a)가 하이 레벨에서 로우 레벨로 천이된다. 그리고 제 3 PMOS 트랜지스터(P3)가 턴온되어 제 3 NMOS 트랜지스터(N3)를 통해 하이전원(Vhigh)이 제 4 NMOS 트랜지스터(N4)에 공급된다. 또한 노드(b)가 하이전원(Vhigh)으로 되어 제 4 PMOS 트랜지스터(P4)가 턴오프 된다.
따라서, 인버터(INV2)의 출력은 입력(IN)보다 높은 레벨을 갖는 하이전원(Vhigh)이 된다.
반대로, 레벨 시프터의 입력(IN)이 하이 레벨에서 로우 레벨로 천이하면 제 4 NMOS 트랜지스터(N4)는 턴오프되고 노드(b)는 로우 레벨이 된다. 이에 따라 제 4 PMOS 트랜지스터(P4)가 턴온되어 노드(a)가 하이전원(Vhigh)으로 천이된다.
따라서, 인버터(INV2)의 출력은 로우 레벨을 유지한다.
이때, 표준 전압 레벨 영역에서는 제 4 NMOS 트랜지스터(N4) 사이즈에 의해서 레벨 시프터가 정상 동작하게 되며 이 제 4 NMOS 트랜지스터(N4)의 사이즈는 저전압 레벨 영역의 동작을 배제된 사이즈로, 기존 레벨 시프터가 저전압 레벨 특성을 만족하기 위해 사용하는 사이즈에 비해 상당히 적은 사이즈를 사용할 수 있게 된다. 이로 인해 표전 전압 레벨 영역 동작에서 레벨 시프터의 전류가 증가하지 않게 된다.
따라서, 레벨 시프터에 저전압 레벨이 인가되면, VDD 검출부(20)는 하이 레벨을 갖는 LVDDET 신호가 출력되어 저전류 제어부(30)내 NAND 게이트(ND1) 하나의 입력단으로 입력된다. 그리고 레벨 시프터의 입력(IN)이 로우 레벨에서 하이 레벨 로 천이되면 NAND 게이트(ND1)의 다른 하나의 입력단으로 하이 레벨 신호가 입력된다.
이에 따라 NAND 게이트(ND1)는 논리적 특성에 따라 로우 레벨 신호를 출력하게 되어 제 5 PMOS 게이트(P5)는 턴온 된다.
그리고 레벨 변환부(10)는 입력(IN)이 로우 레벨에서 하이 레벨로 천이하면서 제 4 NMOS 트랜지스터(N4)가 턴온되어 노드(a)가 하이 레벨에서 로우 레벨로 천이된다. 여기서, 노드(a)는 제 4 NMOS 트랜지스터(N4) 및 제 5 PMOS 트랜지스터(P5)에 의해서 전압량을 분리 제어하여 풀다운 특성이 향상되고 외부 전압이 저전압일 경우 안정적인 동작을 하게 된다.
이때, 상기 제 5 PMOS 트랜지스터(P5)는 제 4 NMOS 트랜지스터(N4)보다 낮은 문턱전압을 갖는 것이 바람직하다.
이처럼 노드(a)가 안정적으로 로우 레벨로 천이되면, 제 3 PMOS 트랜지스터(P3)가 턴온되어 노드(b)를 하이전원(Vhigh)으로 변환시키고, 노드(b)에 의해 제 4 PMOS 트랜지스터(P4)가 턴오프 된다.
따라서, 인버터(INV1)의 출력은 입력(IN)보다 높은 레벨을 갖는 하이전원(Vhigh)이 된다.
아울러, 레벨 시프터의 입력(IN)이 하이 레벨에서 로우 레벨로 천이하면 저전류 제어부(30)내 NAND 게이트(ND1)는 VDD 검출부(20)에서 출력되는 하이 레벨을 갖는 LVDDET 신호와 로우 레벨을 갖는 입력(IN)을 입력받아 하이 레벨 신호를 출력한다. 이에 따라 제 5 PMOS 게이트(P5)는 턴오프 된다.
그리고 레벨 변환부(10)는 입력(IN)이 로우 레벨에서 하이 레벨로 천이하면서 제 4 NMOS 트랜지스터(N4)는 턴오프되고 노드(b)는 로우 레벨이 된다. 이에 따라 제 4 PMOS 트랜지스터(P4)가 턴온되어 노드(a)가 하이전원(Vhigh)으로 천이된다.
따라서, 인버터(INV2)의 출력은 로우레벨을 유지한다.
이처럼 메모리 소자에 저전압 레벨이 인가되면서 레벨 시프터의 입력이 로우 레벨에서 하이 레벨로 천이할 경우 노드(a)의 전압량을 풀다운시킬 때, 제 4 NMOS 트랜지스터(N4) 및 제 5 PMOS 트랜지스터(P5)에서 분리 조절함으로써 노드(a)의 전압량의 풀다운 특성을 향상시켜 저전압 레벨에서도 안정적인 레벨 시프터의 동작을 확보할 수 있게 된다.
아울러, 외부 전압이 표준 전압으로 인가될 경우에는 적은 사이즈의 제 4 NMOS 트랜지스터를 사용할 수 있으므로 레벨 시프터의 전류를 감소시킬 수 있게 된다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 메모리장치의 저전류 레벨 시프터는 다음과 같은 효과가 있다.
첫째, 레벨 시프터들의 트랜지스터 사이즈들을 외부 전원(Vdd)에 따라 분리 제어함으로써 저 전압 메모리 소자의 레벨 시프터 전류를 감소시킬 수 있다.
둘째, 외부 전원 레벨에 따라 메모리 소자에 사용되는 레벨 시프터의 트랜지스터의 사이즈를 분리 조절함으로써 레벨 시프터의 사이즈를 감소시키는데 있다.
셋째, 외부 전압 레벨에 따라서 메모리 소자에서 사용되는 레벨 시프터의 전류를 감소시킬 뿐만 아니라, 외부 전압에 낮은 전압이 인가될 경우 레벨 시프터의 사이즈를 적절히 조절함으로써 안정적인 동작을 확보할 수 있다.

Claims (5)

  1. 풀다운 및 풀업 동작으로 입력신호를 레벨 변환하여 출력하는 레벨 변환부;
    외부 전원의 레벨을 검출하기 위한 VDD 검출부; 및
    상기 VDD 검출부의 출력에 따라 상기 레벨 변환부의 풀다운 전압량을 분리 제어하는 제어부를 포함하는 반도체 메모리장치의 저전류 레벨 시프터.
  2. 제 1 항에 있어서,
    상기 VDD 검출부는 설정된 전압과 입력되는 외부전압을 비교하여 저전압 유무를 판단하는 것을 특징으로 하는 반도체 메모리장치의 저전류 레벨 시프터.
  3. 제 1 항에 있어서, 상기 레벨 변환부는
    출력노드와 접지전원 사이에 형성되고, 제 1 전압을 갖는 외부 입력신호를 게이트 입력으로 출력노드의 풀다운 동작을 제어하는 제 2 NMOS 트랜지스터;
    상기 제 1 전압보다 높은 전압레벨을 갖는 제 2 전압에 연결되어 상기 출력노드에 제 2 전압을 공급하여 풀업 동작을 제어하는 제 2 PMOS 트랜지스터;
    제 2 전압을 소오스 전압으로 하고 상기 출력노드에 게이트가 연결된 제 1 PMOS 트랜지스터; 및
    상기 제 2 PMOS 트랜지스터의 채널과 입력신호 사이에 채널이 형성되고 제 1 전압을 게이트 입력하는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리장치의 저 전류 레벨 시프터.
  4. 제 1 항에 있어서, 상기 제어부는
    상기 VDD 검출부의 출력신호 및 외부 입력신호의 입력에 응답하여 논리신호를 출력하는 NAND 게이트와,
    상기 NAND 게이트의 출력에 따라 상기 레벨 변환부의 풀다운 전압량을 제어하는 PMOS 트랜지스터를 포함하는 반도체 메모리장치의 저전류 레벨 시프터.
  5. 제 4 항에 있어서,
    상기 PMOS 트랜지스터는 레벨 변환부에서 풀다운 동작에 사용되는 NMOS 트랜지스터보다 낮은 문턱전압을 갖는 것을 특징으로 하는 반도체 메모리 장치의 저전류 레벨 시프터.
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