KR20080030274A - Method for fabricating nonvolatile memory device having a structure of silicon-oxide-nitride-oxide-silicon - Google Patents
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Abstract
Description
도 1 내지 도 3은 본 발명의 일실시 예에 따른 SONOS 구조를 갖는 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 to 3 are cross-sectional views of devices for describing a method of manufacturing a nonvolatile memory device having a SONOS structure according to an embodiment of the present invention.
도 4는 본 발명에 따른 원자층 증착방법을 설명하기 위한 타이밍도이다.4 is a timing diagram for explaining an atomic layer deposition method according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100 : 반도체 기판 101 : 터널 산화막100
102 : 전하 트랩핑층 103 : 산화막102 charge trapping
104 : 고유전막 105 : 차폐층104: high dielectric film 105: shielding layer
106 : 콘트롤 게이트용 도전막106: conductive film for the control gate
본 발명은 SONOS 구조를 갖는 불휘발성 메모리 소자의 제조 방법에 관한 것 으로, 원자층 증착방법으로 막질을 향상시킬 수 있는 SONOS 구조를 갖는 불휘발성 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a nonvolatile memory device having a SONOS structure, and more particularly to a method of manufacturing a nonvolatile memory device having a SONOS structure capable of improving film quality by an atomic layer deposition method.
반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수를 나타내는 집적도에 의해 좌우된다. 일반적으로 반도체 메모리 장치는 회로적으로 연결된 수많은 메모리 셀들을 포함한다. 예를 들어, 일반적으로 DRAM의 경우 메모리 셀 하나는 한 개의 트랜지스터와 한 개의 캐패시터로 구성된다.The data storage capacity of a semiconductor memory device depends on the degree of integration which represents the number of memory cells per unit area. In general, a semiconductor memory device includes a number of memory cells that are circuitry connected. For example, in the case of DRAM, one memory cell is composed of one transistor and one capacitor.
낮은 소비 전력을 지니며 고속으로 작동하는 고밀도 집적회로에 대한 연구가 진행됨에 따라 차세대 반도체 메모리 소자로 SOI(Silicon on insulator) 기판을 이용한 기술들이 개발되고 있다. 이는 상대적으로 간단한 공정으로 제작할 수 있으며, 단위 소자의 아이솔레이션 측면에서의 장점으로 NMOS와 CMOS의 분리 간격을 작게 할 수 있어 고밀도가 가능하기 때문이다. 따라서, 100nm이하의 메모리 소자 형성에 많이 이용되고 있다. SONOS 메모리 소자도 새롭게 등장한 메모리 소자의 하나이다.As research on high-density integrated circuits that operate at high speed with low power consumption, technologies using silicon on insulator (SOI) substrates are being developed as next-generation semiconductor memory devices. This can be manufactured in a relatively simple process, and the high separation is possible because the separation distance between the NMOS and the CMOS can be reduced due to the isolation aspect of the unit device. Therefore, it is widely used to form memory elements of 100 nm or less. SONOS memory devices are also one of the newly introduced memory devices.
SONOS 메모리 소자는 통상, 내부에 채널 영역이 형성되는 실리콘막, 터널링층(tunneling layer)을 형성하는 산화막, 전하 트랩핑층(charge trapping layer)으로 사용되는 질화막, 차폐층(blocking layer)으로 사용되는 산화막 및 컨트롤 게이트로 사용되는 폴리 실리콘막을 포함하는 구조를 갖는다. 이와 같은 막들은 SONOS 구조로서 함축적으로 언급된다. SONOS memory devices are typically used as silicon films in which channel regions are formed, oxide films forming tunneling layers, nitride films used as charge trapping layers, and blocking layers. It has a structure including an oxide film and a polysilicon film used as a control gate. Such films are implicitly referred to as the SONOS structure.
SONOS 메모리 소자는 전하가 저장층 내에 공간적으로 격리된 깊은 준위의 트랩(trap)에 저장되기 때문에, 플래시 메모리 소자에 비하여 얇은 두께의 산화막을 가질 수 있다. 이로 인하여 낮은 게이트 인가 전압에서도 동작이 가능하고, 소자의 고집적화 측면에서도 유리하다는 특징이 있다.Since SONOS memory devices are stored in deep-level traps in which charge is spatially isolated in the storage layer, the SONOS memory device may have a thinner oxide film than the flash memory device. As a result, it is possible to operate at a low gate applied voltage, and it is advantageous in terms of high integration of the device.
SONOS 메모리 소자의 차폐층으로 사용되는 산화막은 일반적으로 DCS(dichlorocilane) 또는 MS(monosilane)를 이용한 화학 기상 증착 방법으로 증착하는 SiO2 유전체 박막으로 형성한다. 이러한 화학 기상 증착 방법으로 형성한 산화막은 통상의 건식 및 습식 산화에 의해 형성된 산화막에 비해 막질이 떨어지며 낮은 스텝 커버레이지를 갖는다. 또한 소거 동작시 차페층을 통한 백워드 터널링이 증가하는 문제점도 발생한다.An oxide film used as a shielding layer of a SONOS memory device is generally formed of a SiO 2 dielectric thin film deposited by a chemical vapor deposition method using dichlorocilane (DCS) or monosilane (MS). The oxide film formed by such a chemical vapor deposition method is inferior in film quality to the oxide film formed by normal dry and wet oxidation and has a low step cover range. In addition, a problem arises in that backward tunneling through the shielding layer increases during an erase operation.
본 발명이 이루고자 하는 기술적 과제는 스텝 커버레이지 특성이 우수한 원자층 증착 방법 및 플라즈마 원자층 층착 방법을 이용하고, 소스와 반응 가스를 동시에 주입하지 않고 각각 주입하고 그 사이에 퍼지(purge) 공정을 삽입함으로써 흡착과 탈착 반응을 이용하여 박막을 형성함으로써, 전기적 특성이 우수하고 공정 조건의 폭이 넓고, 높은 생산성과 열효율이 높은 SONOS 구조를 갖는 불휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to use the atomic layer deposition method and the plasma atomic layer deposition method with excellent step coverage, and to inject each source without simultaneously injecting the source and the reactive gas, and inserting a purge process therebetween. Accordingly, the present invention provides a method of manufacturing a nonvolatile memory device having a SONOS structure having excellent electrical characteristics, wide process conditions, high productivity, and high thermal efficiency by forming a thin film using adsorption and desorption reaction.
본 발명의 일실시 예에 따른 SONOS 구조를 갖는 불휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 및 전하 트랩층을 순차적으로 형성하는 단계와, 상기 전하 트랩층을 포함한 전체 구조 상에 원자층 증착 방법을 이용하여 제1 산화막, 제1 고유전체막, 제2 산화막, 제2 고유전체막, 및 제3 산화막을 순차적으로 형성하여 차폐층을 형성하는 단계와, 열처리 공정을 진행하여 상기 차폐층을 막질을 향상시키는 단계, 및 상기 제3 산화막 상에 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.A method of manufacturing a nonvolatile memory device having a SONOS structure according to an embodiment of the present invention includes sequentially forming a tunnel oxide film and a charge trap layer on a semiconductor substrate, and an atomic layer on the entire structure including the charge trap layer. Sequentially forming a first oxide film, a first high dielectric film, a second oxide film, a second high dielectric film, and a third oxide film by using a deposition method to form a shielding layer, and performing a heat treatment process to perform the shielding layer. And improving a film quality, and forming a control gate conductive film on the third oxide film.
본 발명에 따른 플래쉬 메모리 소자의 터널 산화막 및 그 제조 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 설명에 앞서 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예에는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 진정한 기술적 보호 범위는 본원의 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.A preferred embodiment of a tunnel oxide film and a method of manufacturing the flash memory device according to the present invention will be described with reference to the accompanying drawings. Prior to the description, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art the true scope of the invention, the true technical protection scope of the present invention in the technical spirit of the claims Should be decided by
도 1 내지 도 3은 본 발명의 일실시 예에 따른 SONOS 구조를 갖는 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 to 3 are cross-sectional views of devices for describing a method of manufacturing a nonvolatile memory device having a SONOS structure according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100) 터널 산화막(101), 및 전하 트랩핑층(102)을 순차적으로 형성한다. 전하 트랩핑층(102)은 Si3N4로 형성하는 것이 바람직하다.Referring to FIG. 1, the
도 2를 참조하면, 전하 트랩핑층(102)을 포함한 반도체 기판(100) 전체 구조 상에 산화막(103)과 고유전체막(104)을 번갈아 가며 형성한다. 이때 최소 2번 이상을 반복하여 증착한다. 또한 최상부층과 최하부층은 산화막(103)을 증착하도록 한다. 즉, 산화막(103), 고유전체막(104), 산화막(103), 고유전체막(104), 산화막(103)이 순차적으로 적층되도록 한다. 산화막(103)은 Al2O3 로 형성하는 것이 바람직하다. 고유전체막(104)은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, Ta2O5, BaTiO3, SrTiO3, BST, PZT 등으로 형성하는 것이 바람직하다. 산화막(103), 고유전체막(104)은 원자층 증착 방법으로 형성된다. 이를 좀더 상세히 설명하면 다음과 같다.Referring to FIG. 2, the
도 4는 본 발명에 따른 원자층 증착방법을 설명하기 위한 타이밍도이다.4 is a timing diagram for explaining an atomic layer deposition method according to the present invention.
도 4를 참조하면, 원자층 증착방법은 소스와 반응 가스를 동시에 주입하지 않고 서로 독립적으로 주입하고, 그 사이에 퍼지(purge) 공정을 삽입함으로써 흡착과 탈착반응을 이용한다. 이때 반응 가스로는 O2, H2O, O3 또는 O2 플라즈마를 사용하는 것이 바람직하다. 또한, 고유전체막(104)을 형성하기 위한 소스 가스로는 Metal organic source 와 halide souce를 사용하는 것이 바람직하다.Referring to FIG. 4, the atomic layer deposition method uses adsorption and desorption reaction by injecting a source and a reaction gas independently without simultaneously injecting each other, and inserting a purge process therebetween. At this time, it is preferable to use O 2 , H 2 O, O 3 or O 2 plasma as the reaction gas. In addition, it is preferable to use a metal organic source and halide souce as the source gas for forming the high-k
플라즈마 원자층 증착 방법을 사용할 경우 전체 공정에서 매 사이클마다 반응 가스로 O2 플라즈마를 사용하거나 일정 사이클 마다 플라즈마를 발생시킨다.In the case of using the plasma atomic layer deposition method, O 2 plasma is used as the reaction gas in every cycle in the entire process or plasma is generated in a certain cycle.
원자층 증착방법은 200 내지 450℃의 온도 범위에서 실시하는 것이 바람직하다.The atomic layer deposition method is preferably carried out at a temperature range of 200 to 450 ℃.
원자층 층착방법을 이용하여 차폐층(105)을 형성하면, 증착 사이클을 조절하여 두께를 쉽게 조절가능하며, 산화막(103)과 고유전체막(104)의 두께 조절에 따라 유전율, 누설 전류, 브레이크다운 전압, flatband 전압등을 제어할수 있을 뿐만 아니라 박막의 결정화 온도를 조절하여 필요한 특성을 갖는 박막을 증착할 수 있다. 또한 산화막(103)과 고유전체막(104)을 번갈아 형성하여 차폐층(105)을 형성함으로써, 터널 산화막에 인가되는 전기장을 증가시킬수 있으며, 차폐층에 인가되는 전기장을 감소시킬 수 있다. 이로 인하여 게이트 인젝션 커런트(gate injection current)를 효과적으로 감소시킬수 있다. 또한 소거 동작시 속도의 감소 없이 두꺼운 터널 산화막을 적용할 수 있으며, 이로 인하여 프로그램 또는 소거 전압을 감소시킬 수 있다.When the
산화막(103), 고유전체막(104)을 형성한 후 열처리 공정을 진행하여 막질의 특성을 향상시킨다. 이때 열처리 공정은 RTA 장비에서 실시하는 것이 바람직하다. 또한, N2, O2, Ar 등의 가스를 사용하여 700 내지 900℃의 온도 범위에서 실시하는 것이 바람직하다.After the
도 3을 참조하면, 차폐층(105)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(106)을 형성한다. 콘트롤 게이트용 도전막(106)은 불순물이 도핑된 폴리 실리콘막으로 형성하는 것이 바람직하다.Referring to FIG. 3, the
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명의 일실시 예에 따르면, 스텝 커버레이지 특성이 우수한 원자층 증착 방법 및 플라즈마 원자층 층착 방법을 이용하고, 소스와 반응 가스를 동시에 주입하지 않고 각각 주입하고 그 사이에 퍼지(purge) 공정을 삽입함으로써 흡착과 탈착 반응을 이용하여 박막을 형성함으로써, 전기적 특성이 우수하고 공정 조건의 폭이 넓고, 높은 생산성과 열효율이 높은 SONOS 구조를 갖는 불휘발성 메모리 소자를 제조할 수 있다.According to one embodiment of the present invention, using an atomic layer deposition method and a plasma atomic layer deposition method having excellent step cover range characteristics, respectively, without simultaneously injecting a source and a reactive gas, a purge process is performed therebetween. By forming the thin film using the adsorption and desorption reaction by insertion, a nonvolatile memory device having a SONOS structure having excellent electrical characteristics, a wide range of process conditions, and high productivity and high thermal efficiency can be manufactured.
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| US8410542B2 (en) | 2009-11-03 | 2013-04-02 | Samsung Electronics Co., Ltd. | Charge-trapping nonvolatile memory devices having gate structures therein with improved blocking layers |
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2006
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| US8410542B2 (en) | 2009-11-03 | 2013-04-02 | Samsung Electronics Co., Ltd. | Charge-trapping nonvolatile memory devices having gate structures therein with improved blocking layers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |