KR100753079B1 - Method of forming a nonvolatile memory device - Google Patents
Method of forming a nonvolatile memory device Download PDFInfo
- Publication number
- KR100753079B1 KR100753079B1 KR1020050117944A KR20050117944A KR100753079B1 KR 100753079 B1 KR100753079 B1 KR 100753079B1 KR 1020050117944 A KR1020050117944 A KR 1020050117944A KR 20050117944 A KR20050117944 A KR 20050117944A KR 100753079 B1 KR100753079 B1 KR 100753079B1
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric film
- dielectric
- forming
- memory device
- nonvolatile memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000007667 floating Methods 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 13
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 229910007875 ZrAlO Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 abstract description 6
- 230000008569 process Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 스텝 커버리지 특성이 우수하면서, 누설전류 특성을 확보하여 소자의 신뢰성을 향상시키는데 적합한 비휘발성 메모리 소자 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성 메모리 소자 제조 방법은 반도체 기판을 형성하는 단계; 상기 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 제1유전막과 상기 제1유전막보다 유전 상수가 큰 제2유전막의 적층 구조를 갖는 유전막을 형성하는 단계; 상기 유전막에 대해 열처리를 실시하는 단계; 및 상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하며, 이에 따라 본 발명은 F50 이하의 IPD에 고유전체 물질의 적용을 조기에 셋업(Set-up)할 수 있는 가능성을 얻게 되었으며, 신뢰성 높은 IPD 개발을 통하여 소자의 신뢰성 향상에 크게 기여하고, 최소의 공정 변경을 통하여 소자가 요구하는 전기적 특성 확보를 통하여 제조 단가 절감 효과가 클 것으로 기대된다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a nonvolatile memory device that is excellent in step coverage characteristics and is suitable for securing leakage current characteristics to improve device reliability. The method of manufacturing a nonvolatile memory device of the present invention provides a method for forming a semiconductor substrate. step; Forming a tunnel oxide film on the semiconductor substrate; Forming a floating gate on the tunnel oxide film; Forming a dielectric film having a stacked structure of a first dielectric film and a second dielectric film having a larger dielectric constant than the first dielectric film on the floating gate; Performing heat treatment on the dielectric film; And forming a control gate on the dielectric layer, whereby the present invention has a possibility of early set-up of application of a high-k dielectric material to an IPD of F50 or less, and has high reliability. It is expected to greatly contribute to improving the reliability of the device through development, and to reduce the manufacturing cost by securing the electrical characteristics required by the device through minimal process changes.
Description
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도,1 is a cross-sectional view showing the structure of a nonvolatile memory device according to the prior art;
도 2는 본 발명의 제1실시예에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도. 2 is a cross-sectional view showing the structure of a nonvolatile memory device according to the first embodiment of the present invention;
도 3은 본 발명의 제2실시예에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도. 3 is a cross-sectional view showing the structure of a nonvolatile memory device according to the second embodiment of the present invention;
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도시한 단면도. 4A through 4D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 터널 산화막21
23 : 플로팅 게이트 24 : 산화막23: floating gate 24: oxide film
25 : 고유전 물질막 28 : 컨트롤 게이트25: high dielectric material film 28: control gate
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 제조 방법 에 관한 것이다.BACKGROUND OF THE
DRAM 과는 달리 플래쉬 메모리는 캐패시터 소자가 없지만, 데이타를 읽고 쓰기 위해서는 전하의 저장 공간이 필요하게 되고, 플래쉬 소자의 동작을 위해서는 터널 산화막에서 형성되는 캐패시턴스를 포함한 전체 캐패시턴스와 IPO(Inter Poly Oxide) 또는 IPD(Inter Poly Dielectric)라고 불리는 즉, 플로팅 게이트와 컨트롤 게이트 사이에 존재하는 유전체의 캐패시턴스 비율을 충족시켜야 하는데, 결국 소자의 슈링크(Shrink)로 인한 면적 감소로 기존의 유전율이 낮은 ONO(Oxide/Nitride/Oxide)막을 유전막으로 사용한다.Unlike DRAM, a flash memory does not have a capacitor device, but requires a storage space for charge to read and write data, and for the operation of the flash device, the total capacitance including the capacitance formed in the tunnel oxide and the interpoly oxide (IPO) or The capacitance ratio of the dielectric, which is called the IPD (Inter Poly Dielectric), that is, between the floating gate and the control gate, must be met, resulting in a reduction in the area of the device due to shrinkage of the device. Nitride / Oxide) film is used as the dielectric film.
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a nonvolatile memory device according to the prior art.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 터널 산화막(12)이 형성되고, 터널 산화막(12) 상에 플로팅 게이트(13)가 형성된다. 플로팅 게이트(13) 상에 ONO 구조를 갖는 유전막(14)이 형성되며, 유전막(14) 상에 컨트롤 게이트(15)가 형성된다.As shown in FIG. 1, the
그러나, 상기한 ONO 구조의 유전막은 캐패시턴스의 한계가 있고, 두께를 줄이면 누설 전류 특성이 열화되어 결국 유전율이 높은 재료의 도입이 불가피한 상황 이다. 따라서, 고유전율 물질로의 전면적인 대체는 커플링 비(Coupling Ratio)를 맞추기 어렵게 되어, 적절한 유전율을 가진 재료의 도입이 필요한 실정이다. However, the above-described ONO structure dielectric film has a limitation of capacitance, and if the thickness is reduced, leakage current characteristics deteriorate, and thus, introduction of a material having a high dielectric constant is inevitable. Therefore, the overall substitution of the high dielectric constant material is difficult to match the coupling ratio (Coupling Ratio), the situation that requires the introduction of a material having an appropriate dielectric constant.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스텝 커버리지 특성이 우수하면서, 누설전류 특성을 확보하여 소자의 신뢰성을 향상시키는데 적합한 비휘발성 메모리 소자 및 그 제조 방법 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and provides a nonvolatile memory device and a method of manufacturing the same, which have excellent step coverage characteristics and are suitable for improving the reliability of devices by ensuring leakage current characteristics. have.
삭제delete
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자 제조 방법은 반도체 기판을 형성하는 단계; 상기 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 제1유전막과 상기 제1유전막보다 유전 상수가 큰 제2유전막의 적층 구조를 갖는 유전막을 형성하는 단계; 상기 유전막에 대해 열처리를 실시하는 단계; 및 상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함한다.Non-volatile memory device manufacturing method of the present invention for achieving the above object comprises the steps of forming a semiconductor substrate; Forming a tunnel oxide film on the semiconductor substrate; Forming a floating gate on the tunnel oxide film; Forming a dielectric film having a stacked structure of a first dielectric film and a second dielectric film having a larger dielectric constant than the first dielectric film on the floating gate; Performing heat treatment on the dielectric film; And forming a control gate on the dielectric layer.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
(제1실시예)(First embodiment)
도 2는 본 발명의 제1실시예에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도이다.2 is a cross-sectional view illustrating a structure of a nonvolatile memory device according to the first embodiment of the present invention.
도 2에 도시된 바와 같이, 반도체 기판(21) 상에 터널 산화막(22)이 형성되고, 터널 산화막(22) 상부에 플로팅 게이트(23)가 형성되고, 플로팅 게이트(23) 상부에 제1유전막(24)과 제1유전막(24)보다 유전 상수가 큰 제2유전막(25)이 차례로 형성된 유전막(26)이 형성된다. 이어서, 유전막(26) 상에 컨트롤 게이트(27)가 형성된다. As shown in FIG. 2, a
제1유전막(24)은 실리콘 산화막(SiO2)이고, 제2유전막(25)은 제1유전막(24)보다 유전 상수가 큰 물질로 일반적으로 고유전 물질막을 사용하며, Al2O3, HfO2, HfxAlyOz, ZrO2, HfxZryOz 및 ZrAlO의 그룹에서 선택된 어느 한 물질을 사용하며, 본 발명의 제1실시예에서는 Al2O3를 사용한다.The first
따라서, 유전막(26)은 제1유전막(24)과 제2유전막(25)이 차례로 증착된 구조를 사용한다.Therefore, the
이 때, 제1유전막(24)과 제2유전막(25)은 원자층 증착법(Atomic Layer Deposition; ALD)으로, 제1유전막(24)은 30∼60Å, 제2유전막(15)은 30∼100Å의 두께로 형성된다.At this time, the first
상술한 바와 같이, 비휘발성 메모리 소자의 유전막으로 ALD 산화막과 ALD 고유전 물질막의 적층 구조를 채용하므로써, F50 이하의 비휘발성 메모리 소자에서 유전막이 요구하는 전기적 특성을 충분히 만족시킬 수 있어, 신뢰성이 우수한 비휘발성 메모리 소자의 유전막을 구현할 수 있다. As described above, by adopting the laminated structure of the ALD oxide film and the ALD high dielectric material film as the dielectric film of the nonvolatile memory device, it is possible to sufficiently satisfy the electrical characteristics required by the dielectric film in the nonvolatile memory device of F50 or less, thereby providing excellent reliability. A dielectric film of a nonvolatile memory device can be implemented.
(제2실시예)Second Embodiment
도 3은 본 발명의 제2실시예에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도이다.3 is a cross-sectional view illustrating a structure of a nonvolatile memory device according to a second embodiment of the present invention.
도 3에 도시된 바와 같이, 반도체 기판(21) 상에 터널 산화막(22)이 형성되고, 터널 산화막(22) 상부에 플로팅 게이트(23)가 형성되고, 플로팅 게이트(23) 상부에 제1유전막(24)과 제1유전막(24)보다 유전 상수가 큰 제2유전막(25)이 차례로 형성된 유전막(26)이 형성된다. 이어서, 유전막(26) 상에 컨트롤 게이트(27)가 형성된다. As shown in FIG. 3, a
제1유전막(24)은 실리콘 산화막(SiO2)이고, 제2유전막(25)은 제1유전막(24)보다 유전 상수가 큰 물질로 일반적으로 고유전 물질막을 사용하며, Al2O3, HfO2, HfxAlyOz, ZrO2, HfxZryOz 및 ZrAlO의 그룹에서 선택된 어느 한 물질을 사용하며, 본 발명의 제2실시예에서는 Al2O3를 사용한다. The first
따라서, 유전막(26)은, 제1유전막(24)과 제2유전막(25)이 소정 횟수 반복하여 형성된 스택(Stack) 구조(Al2O3/SiO2/Al2O3/SiO2)를 사용한다. Accordingly, the
이 때, 제1유전막(24)과 제2유전막(25)은 원자층 증착법(Atomic Layer Deposition; ALD)으로 형성된다.At this time, the first
상술한 바와 같이, 비휘발성 메모리 소자의 유전막으로 ALD 산화막과 ALD 고유전 물질막의 적층 구조를 채용하므로써, F50 이하의 비휘발성 메모리 소자에서 유전막이 요구하는 전기적 특성을 충분히 만족시킬 수 있어, 신뢰성이 우수한 비휘발성 메모리 소자의 유전막을 구현할 수 있다. As described above, by adopting the laminated structure of the ALD oxide film and the ALD high dielectric material film as the dielectric film of the nonvolatile memory device, it is possible to sufficiently satisfy the electrical characteristics required by the dielectric film in the nonvolatile memory device of F50 or less, thereby providing excellent reliability. A dielectric film of a nonvolatile memory device can be implemented.
도 4a 내지 도 4d는 본 발명의 제1, 제2실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도시한 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the first and second embodiments of the present invention.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 터널 산화막(42)을 형성한다. 이 때, 터널 산화막(42)은 실리콘 산화막(SiO2)으로 형성한다.As shown in FIG. 4A, a
이어서, 터널 산화막(42) 상부에 플로팅 게이트(43)을 형성한다. 플로팅 게이트(43)는 도프트 실리콘(Doped Si)을 CVD 방법으로 500∼2000Å의 두께로 형성한다.Subsequently, a
도 4b에 도시된 바와 같이, 플로팅 게이트(43) 상부에 제1유전막(44)을 형성한다. 이 때, 제1유전막(44)은 상온∼300℃의 온도 범위에서 ALD 방법으로 형성하며, 30∼60Å의 두께를 갖는다. As shown in FIG. 4B, the first
다음으로, 제1유전막(44) 상에 제1유전막(44)보다 유전 상수가 큰 제2유전막(45)을 증착하여 유전막(46)을 형성한다. 이 때, 제2유전막(45)은 ALD 방법을 이용하여 30∼100Å의 두께로 형성하며, Al2O3, HfO2, HfxAlyOz, ZrO2, HfxZryOz 및 ZrAlO의 그룹에서 선택된 어느 한 물질을 사용하며, 본 발명의 실시예에서는 Al2O3를 사용한다.Next, a second
또한, 유전막(46)은 제1유전막(44)과 제2유전막을 소정 횟수 반복 증착한 스택(Stack) 구조(Al2O3/SiO2/Al2O3/SiO2)를 사용한다. In addition, the
이 때, 제2유전막(45)은 적어도 ∼9인 유전율을 갖고, 제1유전막(44)은 적어도 ∼3.8의 유전율을 갖는다. At this time, the second
한편, 제1유전막(44)과 제2유전막(45)의 스택 구조를 갖는 유전막(46)을 형성하는 경우, 제1유전막(44)의 조성은 1:9∼9:1에 이르기까지 연속적인 조성 변화가 가능하도록 조절한다. On the other hand, when the
상기와 같이, 제1유전막과 제1유전막보다 유전 상수가 큰 제2유전막이 적층된 구조의 유전막을 비휘발성 메모리 소자의 유전막으로 채용하는 경우, 기존의 ONO 유전막 구조에서 문제가 되었던 EOT(Equivalent Oxide Thickness) 한계를 극복할 수 있고, 디바이스에 따라 요구되는 물리적 두께의 한계 및 누설 전류 특성을 개선할 수 있다.As described above, when a dielectric film having a structure in which a first dielectric film and a second dielectric film having a larger dielectric constant than the first dielectric film is stacked is used as a dielectric film of a nonvolatile memory device, EOT (Equivalent Oxide), which has been a problem in the conventional ONO dielectric film structure, is employed. Thickness) can be overcome, and the limit of physical thickness and leakage current characteristics required by the device can be improved.
또한, 제1유전막과 제2유전막의 유전율 조합 및 두께 조합에 의하여 F50 이하의 비휘발성 메모리 소자에서 전기적 특성과 스텝 커버리지를 모두 만족시킬 수 있다. In addition, the combination of the dielectric constant and thickness of the first dielectric film and the second dielectric film may satisfy both the electrical characteristics and the step coverage in the nonvolatile memory device of F50 or less.
또한, 저온 ALD로 증착할 수 있으므로, 스텝 커버리지 특성이 우수하고, 써멀 버짓(Thermal Budget) 측면에서 유리하다.In addition, since it can be deposited at low temperature ALD, it has excellent step coverage characteristics and is advantageous in terms of thermal budget.
도 4c에 도시된 바와 같이, 제2유전막(45)의 치밀화 및 부족한 산소를 채우기 위해 대해 열처리(47)를 진행한다. 열처리(47)는, 10∼120초 동안 O3 처리(Treatment)한다. As shown in FIG. 4C, heat treatment 47 is performed to densify the
또는, O2 플라즈마에 의해서 100∼1000Ｗ의 파워, 100∼400℃의 온도 분위기에서 10∼60초의 시간 동안 진행한다.Alternatively, the O 2 plasma is performed for 10 to 60 seconds in a power of 100 to 1000 mW and a temperature atmosphere of 100 to 400 ° C.
도 4d에 도시된 바와 같이, 제2유전막(45) 상부에 컨트롤 게이트(48)를 형성한다. 컨트롤 게이트(48)는 도프트 실리콘을 CVD 방법으로 500∼2000Å의 두께로 형성한다.As shown in FIG. 4D, the
상술한 바와 같이, 스텝 커버리지 특성이 우수한 ALD로 유전율이 ∼9인 고유전 물질막(Al2O3)과 유전율이 ∼3.8인 산화막(SiO2)을 비활성 메모리 소자의 유전막으로 채용하여, 적절한 두께 조절을 통하여 비활성 메모리 소자에서 유전막이 요구하는 전기적 특성을 충분히 만족시킬 수 있으므로, 신뢰성이 우수한 비활성 메모리 소자를 제조할 수 있다. As described above, an ALD having excellent step coverage characteristics, a high dielectric material film (Al 2 O 3 ) having a dielectric constant of ˜9 and an oxide film (SiO 2 ) having a dielectric constant of ˜3.8 are employed as a dielectric film of an inactive memory device, and have an appropriate thickness. Through regulation, the electrical characteristics required by the dielectric film in the inactive memory device can be sufficiently satisfied, so that an inert memory device having high reliability can be manufactured.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 F50 이하의 IPD에 고유전체 물질의 적용을 조기에 셋업(Set-up)할 수 있는 가능성을 얻게 되었으며, 신뢰성 높은 IPD 개발을 통하여 소자의 신뢰성 향상에 크게 기여하고, 최소의 공정 변경을 통하여 소자가 요구하는 전기적 특성 확보를 통하여 제조 단가 절감 효과가 클 것으로 기대된다.The present invention described above has the possibility of early set-up of the application of the high-k dielectric material to the IPD of F50 or less, and contributes to the improvement of the reliability of the device through the development of a reliable IPD, and the minimum process Through the change, it is expected that the manufacturing cost reduction effect will be great by securing the electrical characteristics required by the device.
Claims (22)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050117944A KR100753079B1 (en) | 2005-12-06 | 2005-12-06 | Method of forming a nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050117944A KR100753079B1 (en) | 2005-12-06 | 2005-12-06 | Method of forming a nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100753079B1 true KR100753079B1 (en) | 2007-08-31 |
Family
ID=38615680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050117944A KR100753079B1 (en) | 2005-12-06 | 2005-12-06 | Method of forming a nonvolatile memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100753079B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7919371B2 (en) | 2007-12-21 | 2011-04-05 | Hynix Semiconductor Inc. | Method for fabricating non-volatile memory device with charge trapping layer |
| US20110101438A1 (en) * | 2009-11-03 | 2011-05-05 | Dong-Chul Yoo | Nonvolatile Memory Devices Having Gate Structures Therein with Improved Blocking Layers |
| US7994003B2 (en) | 2008-03-21 | 2011-08-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040051134A1 (en) | 2002-09-12 | 2004-03-18 | Chuch Jang | Atomic layer deposition of interpoly oxides in a non-volatile memory device |
| KR20040060443A (en) * | 2002-12-30 | 2004-07-06 | 삼성전자주식회사 | Capacitor of a semiconductor device and manufacturing method whereof |
| KR20050003018A (en) * | 2003-06-30 | 2005-01-10 | 주식회사 하이닉스반도체 | Method of manufacturing capacitor for semiconductor device |
| KR20050067535A (en) * | 2003-12-29 | 2005-07-05 | 주식회사 하이닉스반도체 | Capacitor with double dielectric and method for manufacturing the same |
-
2005
- 2005-12-06 KR KR1020050117944A patent/KR100753079B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040051134A1 (en) | 2002-09-12 | 2004-03-18 | Chuch Jang | Atomic layer deposition of interpoly oxides in a non-volatile memory device |
| KR20040060443A (en) * | 2002-12-30 | 2004-07-06 | 삼성전자주식회사 | Capacitor of a semiconductor device and manufacturing method whereof |
| KR20050003018A (en) * | 2003-06-30 | 2005-01-10 | 주식회사 하이닉스반도체 | Method of manufacturing capacitor for semiconductor device |
| KR20050067535A (en) * | 2003-12-29 | 2005-07-05 | 주식회사 하이닉스반도체 | Capacitor with double dielectric and method for manufacturing the same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7919371B2 (en) | 2007-12-21 | 2011-04-05 | Hynix Semiconductor Inc. | Method for fabricating non-volatile memory device with charge trapping layer |
| US7994003B2 (en) | 2008-03-21 | 2011-08-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
| US20110101438A1 (en) * | 2009-11-03 | 2011-05-05 | Dong-Chul Yoo | Nonvolatile Memory Devices Having Gate Structures Therein with Improved Blocking Layers |
| US8410542B2 (en) | 2009-11-03 | 2013-04-02 | Samsung Electronics Co., Ltd. | Charge-trapping nonvolatile memory devices having gate structures therein with improved blocking layers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8049268B2 (en) | Dielectric structure in nonvolatile memory device and method for fabricating the same | |
| US8159012B2 (en) | Semiconductor device including insulating layer of cubic system or tetragonal system | |
| CN101271841A (en) | Method for manufacturing semiconductor device | |
| KR100724566B1 (en) | Flash memory device having a multi-layered gate interlayer dielectric film and fabrication methods thereof | |
| JP5613105B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| CN101409309B (en) | Flash memory device and manufacturing method thereof | |
| US20080157181A1 (en) | Non-volatile memory device and fabrication method thereof | |
| KR100596484B1 (en) | Dielectric film formation method and manufacturing method of nonvolatile memory device using same | |
| US20070231986A1 (en) | Method of manufacturing flash memory device | |
| US20090256192A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP2007088301A (en) | Semiconductor device and manufacturing method of semiconductor device | |
| KR100751665B1 (en) | Flash memory device and manufacturing method thereof | |
| KR20100123889A (en) | Method for manufacturing a mos semiconductor memory device, and plasma cvd device | |
| KR100753079B1 (en) | Method of forming a nonvolatile memory device | |
| US20090053881A1 (en) | Method of forming dielectric layer of semiconductor memory device | |
| US20090053905A1 (en) | Method of forming dielectric layer of semiconductor memory device | |
| KR100763123B1 (en) | Dielectric Film Formation Method of Flash Memory Device | |
| US20070246768A1 (en) | Nonvolatile memory device and method of fabricating the same | |
| KR100771807B1 (en) | Flash memory device and manufacturing method thereof | |
| KR20070106155A (en) | Manufacturing method of nonvolatile memory device | |
| KR20080028162A (en) | Gate pattern formation method of semiconductor device | |
| KR20080029656A (en) | Gate dielectric and manufacturing method thereof | |
| KR100771541B1 (en) | Method for manufacturing flash memory device using high-k dielectric film as inter-gate insulating film | |
| KR100913011B1 (en) | Flash memory device and manufacturing method thereof | |
| KR100953064B1 (en) | Manufacturing method of nonvolatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20051206 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20061030 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20070508 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20061030 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| PJ0201 | Trial against decision of rejection |
Patent event date: 20070607 Comment text: Request for Trial against Decision on Refusal Patent event code: PJ02012R01D Patent event date: 20070508 Comment text: Decision to Refuse Application Patent event code: PJ02011S01I Appeal kind category: Appeal against decision to decline refusal Decision date: 20070716 Appeal identifier: 2007101006116 Request date: 20070607 |
|
| PB0901 | Examination by re-examination before a trial |
Comment text: Amendment to Specification, etc. Patent event date: 20070607 Patent event code: PB09011R02I Comment text: Request for Trial against Decision on Refusal Patent event date: 20070607 Patent event code: PB09011R01I Comment text: Amendment to Specification, etc. Patent event date: 20070130 Patent event code: PB09011R02I |
|
| B701 | Decision to grant | ||
| PB0701 | Decision of registration after re-examination before a trial |
Patent event date: 20070716 Comment text: Decision to Grant Registration Patent event code: PB07012S01D Patent event date: 20070710 Comment text: Transfer of Trial File for Re-examination before a Trial Patent event code: PB07011S01I |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070822 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20070823 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| PG1701 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100726 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |