KR20080028189A - 금속-유전체-금속 커패시터 제조방법 - Google Patents

금속-유전체-금속 커패시터 제조방법 Download PDF

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Abstract

본 발명은 본 발명은 금속-유전체-금속(Metal-insulator-Metal: 이하, MIM) 커패시터 의 제조방법에 관한 것으로, 보다 구체적으로는 상부전극을 루테늄(Ru)으로 사용하는 MIM 커패시터의 제조방법에 관한 것이다. 본 발명의 일실시예에 따른 커패시터의 제조방법은 소정의 하부구조가 형성된 반도체 기판상에 하부전극 패턴을 형성하는 단계; 상기 하부전극 상에 유전체층을 형성하는 단계; 상기 유전체층 상에 루테늄(Ru) 재질의 상부전극층을 형성하는 단계; 상기 상부전극층상에 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 마스크층으로 하여 상기 상부전극층을 플라즈마 애싱(ashing) 처리하여 상부전극 패턴을 형성하는 단계;를 포함한다. 이에 따라 산소 플라즈마 애싱 공정을 통하여 루테늄(Ru) 재질의 상부전극 패턴을 형성하여 금속성 폴리머의 발생을 방지하면서 MIM 커패시터를 제조할 수 있다.
산소 플라즈마 애싱, 루테늄, 상부전극, 커패시터

Description

금속-유전체-금속 커패시터 제조방법 {Method for Fabricating MIM Capacitor}
도 1a 내지 도 1c는 종래기술에 의해 MIM 커패시터 제조방법을 도시한 단면도들이다.
도 2는 금속 전극을 건식 식각할 때 발생하는 금속성 폴리머를 나타내는 광학현미경 사진들이다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 커패시터 제조방법을 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
120 : 하부전극 패턴 130 : 유전체층
140 : 상부전극층 150a : 절연막 패턴
본 발명은 금속-유전체-금속(Metal-insulator-Metal: 이하, MIM) 커패시터 의 제조방법에 관한 것으로, 보다 구체적으로는 상부전극을 루테늄(Ru)으로 사용하는 MIM 커패시터의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 커패시터의 경우 역시 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다. 이에 따라, 커패시터의 용량을 증대시키기 위한 기술이 지속적으로 연구되고 있다.
커패시터의 용량을 증대시키기 위한 방법 중 하나로, 유전막의 등가산화막의 두께(Toxeq:Equivalent thickness of oxide)를 낮추는 방법이 있다. 예를 들면, 70nm 디자인 룰(design rule)의 DRAM 소자에 있어서, 하부 전극을 폴리실리콘막으로 형성하면서, 1.8㎛ 높이의 실린더 구조로 형성하는 경우, 적정한 용량을 확보하려면, 약 14Å 정도의 유전막의 등가산화막이 요구된다. 그러나, 폴리실리콘막은 알려진 바와 같이 자연산화가 매우 잘 일어나기 때문에, 폴리실리콘막으로 하부전극을 형성하는 경우, 등가산화막을 14Å 이하로 줄이기 어렵다.
현재에는 고용량의 커패시터를 얻기 위하여, 자연 산화막이 발생되지 않는 금속물질을 커패시터 전극으로 사용하는 방법이 제안되고 있다. 즉, 금속-유전체-금속(Metal-insulator-Metal: 이하, MIM) 커패시터가 도입되고 있다. 그러나 금속재질의 전극은 건식 식각의 어려움과 함께 식각에 수반되는 다량의 금속성 폴리머로 인해 커패시터 패턴을 형성하는 것이 어렵다.
도 1a 내지 도 1c는 종래기술에 의해 MIM 커패시터 제조방법을 도시한 단면도들이다.
먼저 도 1a를 참조하면, 소정의 하부구조(미도시)가 형성된 반도체기판 상에 하부전극패턴(12)이 형성된다. 하부전극패턴(12)은 재질이 금속으로서, 예를 들어, 구리일 수 있으며, 산화막(11)을 먼저 형성한 후에 다마신 방법으로 구리로 형성된 하부전극패턴(12)을 형성할 수 있다. 상기 산화막(11)과 하부전극패턴(12) 상에 유전체층(13)을 형성하는데 예를 들어 질화실리콘(SiN)으로 형성할 수 있다. 상기 유전체층(13) 상에는 상부전극층(14)을 형성하는데, 예를 들어 질화탄탈륨으로 형성할 수 있다. 상기 상부전극층(14) 상에 버퍼산화막(15)을 형성한 후 포토레지스트패턴(16)을 형성하여 상부전극층(14)을 제거할 부분을 노출시킨다. 상기 노출된 상부전극층(14)은 플라즈마 건식 식각에 의해 상부전극패턴(14a)을 형성하는 데 금속 재질인 상부전극층(14)으로 인해 발생하는 금속성 폴리머(metallic polymer)가 다량 발생하여 공정불량을 유발하게 된다.
도 1c를 참조하면, 상기 포토레지스트 패턴(16)을 제거하고 상기 하부전극패턴(12) 또는 상부전극패턴(14a)까지 비아홀(17)을 형성한 후 금속배선(18)을 형성한다. 금속배선(18)은 예를 들어 구리로 형성될 수 있다.
도 2는 금속 전극을 건식 식각할 때 발생하는 금속성 폴리머(19)를 나타내는 광학현미경 사진들이다. 도 2를 참조하면, 상기 금속성 폴리머(19)는 다양한 형태로 발생하는데 이러한 금속성 폴리머(19)는 후속 공정에서 제거가 쉽지 않기 때문에 커패시터의 전기적 특성의 불량을 초래한다.
본 발명이 이루고자 하는 기술적 과제는 금속성 폴리머가 발생하지 않는 MIM 커패시터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 커패시터의 제조방법은 소정의 하부구조가 형성된 반도체 기판상에 하부전극 패턴을 형성하는 단계; 상기 하부전극 상에 유전체층을 형성하는 단계; 상기 유전체층 상에 상부전극층을 형성하는 단계; 상기 상부전극층상에 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 마스크층으로 하여 상기 상부전극층을 플라즈마 애싱(ashing) 처리하여 상부전극 패턴을 형성하는 단계;를 포함한다.
상기 본 발명의 일실시예의 일측면에 따르면, 상기 상부전극층은 루테늄(Ru)으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면 및 표를 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.
또한, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 " 정상(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 하부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 상부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "하부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로, 예로써 든 "아래의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다.
본 발명의 일 실시예에 따른 커패시터의 제조방법을 설명한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 커패시터 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 소정의 하부구조(미도시)가 형성된 반도체 기판 상에 하부전극패턴(110)을 형성한다. 상기 소정의 하부구조(미도시)는 반도체 기판 상에 형성된 게이트 구조, 비트 라인 구조 또는 금속 배선 구조 등을 포함할 수 있다. 하부전극패턴(120)은 Cu, Ta, TiN, TaN, TaC, W, WN, TiW 및 WC로 이루어진 군으로부터 어느 하나로 형성될 수 있다. 도 3a에 도시된 본 발명의 일실시예에서는 하부전극패턴(120)은 바람직하게는 구리로 형성할 수 있다. 구리로 형성된 하부전극패 턴(120)은 산화막(110)을 먼저 형성하고 다마신 방법에 의해 구리를 증착하고 화학기계적연마(Chemical Mechanical Polishing, 이하 CMP)를 통하여 평탄화할 수 있다.
계속하여 도 3b를 참조하면, 상기 하부전극패턴(120) 상을 포함한 상기 반도체 기판 상에 유전체층(130)을 형성한다. 상기 유전체층(130)은 Si, Ti, Ru, Y, Sr, Ba, Zr, Hf, Ta 의 단원자 원소, 그들의 질화물 및 탄화물로 이루어진 군으로부터 선택된 어느 하나로 형성할 수 있다. 본 발명의 일실시예에서는 바람직하게는 상기 유전체층(130)은 질화실리콘(SiN)으로 형성할 수 있다. 상기 질화실리콘으로 형성된 유전체층(130)은 커패시터의 유전막으로서의 역할 뿐만 아니라 구리로 형성된 하부전극패턴(120)의 패시베이션(passivation) 역할 및 비아홀 식각공정에서 스토핑(stopping)역할을 수행할 수 있도록 100~1000Å의 두께로 형성하는 것이 바람직하다.
상기 유전체층(130) 상에 상부전극층(140)을 형성하는데 금속 재질로 형성되며 바람직하게는 루테늄(Ru)으로 형성될 수 있다. 루테늄(Ru)으로 형성된 상부전극층(140)은 화학기상증착법(Chemical Vapor Deposition ; CVD) 또는 원자층증착법(Atomic Layer Deposition; ALD)에 의해 증착될 수 있으며, 커패시터의 상부전극 역할 뿐만 아니라 비아홀 식각공정에서 스토핑(stopping)역할을 수행할 수 있도록 50~1500Å의 두께로 형성하는 것이 바람직하다.
이후, 상기 상부전극층(140) 상에 절연막층(150)을 형성한다. 상기 절연막층(150)은 바람직하게는 질화실리콘(SiN)으로 형성될 수 있다.
도 3c를 참조하면, 상기 절연막층(150) 중 상기 상부전극층(140)을 제거할 부분을 노출하기 위하여 사진공정 및 식각공정을 진행하여 절연막 패턴(150a)을 형성한다.
도 3d를 참조하면, 상기 절연막 패턴(150a)을 마스크층으로 하여 플라즈마 애싱(ashing) 공정을 진행하여 상기 절연막 패턴(150a)에 의해 노출된 상부전극층을 제거하고 상부전극 패턴(140a)을 형성한다. 상기 플라즈마 애싱은 산소(O2)를 이용한 플라즈마 애싱인 것이 바람직하다. 루테늄(Ru) 재질인 상부전극층(140)과 산소(O2)의 반응으로 화학식 1에서처럼 산화루테늄(RuO4)이 생성되는데 상기 산화루테늄(RuO4)은 기체 상태로 존재하여 휘발되므로 식각되는 박막에 금속성 폴리머의 형태로 형성되지 않는다. 따라서 금속성 폴리머에 의해 커패시터 패턴의 형성이 어려워지는 문제점을 극복할 수 있게 되었다. 한편, 상기 플라즈마 애싱 처리를 하여 상부전극 패턴(140a)을 형성한 후에 유전체층(130)에 손상된 표면층을 제거하기 위하여 습식 세정을 할 수 있다.
Ru(s) + 2O2(g) → RuO4(g)
계속하여 도 3e를 참조하면, 상기 유전체층(130) 상을 포함한 반도체 기판 상에 식각 스토핑(stopping)층을 형성할 수 있는데 바람직하게는 질화실리콘(SiN)으로 형성될 수 있다.
도 3f를 참조하면, 상부의 금속 배선 패턴을 형성할 수 있는데 우선, 제2 절 연막(170)을 증착하고 비아홀(180)을 형성한 후 비아홀(180)에 도전성 물질(190)을 채우고 금속배선 패턴(195)을 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 의한 커패시터 제조방법에 의하면 산소 플라즈마 애싱 공정을 통하여 루테늄(Ru) 재질의 상부전극 패턴을 형성하여 금속성 폴리머의 발생을 방지하면서 MIM 커패시터를 제조할 수 있다.

Claims (10)

  1. 소정의 하부구조가 형성된 반도체 기판상에 하부전극 패턴을 형성하는 단계;
    상기 하부전극 패턴 상에 유전체층을 형성하는 단계;
    상기 유전체층 상에 상부전극층을 형성하는 단계;
    상기 상부전극층상에 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 마스크층으로 하여 상기 상부전극층을 플라즈마 애싱(ashing) 처리하여 상부전극 패턴을 형성하는 단계;를 포함하는 금속-유전체-금속 커패시터 제조방법.
  2. 제1항에 있어서, 상기 플라즈마 애싱은 산소를 이용한 플라즈마 애싱인 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  3. 제1항에 있어서, 상부전극층은 루테늄(Ru)으로 형성되는 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  4. 제1항에 있어서, 상기 하부전극 패턴은 재질이 Cu, Ta, TiN, TaN, TaC, W, WN, TiW 및 WC로 이루어진 군으로부터 어느 하나로 형성되는 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  5. 제1항에 있어서, 상기 유전체층은 Si, Ti, Ru, Y, Sr, Ba, Zr, Hf, Ta 의 단원자 원소, 그들의 질화물 및 탄화물로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  6. 제1항에 있어서, 상기 유전체층은 100~1000Å 두께로 형성하는 하는 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  7. 제1항에 있어서, 플라즈마 애싱 처리하여 상부전극 패턴을 형성하는 단계 이후에 손상된 표면층을 제거하기 위하여 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  8. 제1항에 있어서, 상기 절연막 패턴은 질화실리콘(SiN)으로 형성하는 것을 특징으로 하는 금속-유전체-금속 커패시터 제조방법.
  9. 제3항에 있어서, 상기 루테늄(Ru) 재질인 상부전극층을 형성하는 단계는 화학기상증착(CVD) 또는 원자층증착(ALD)에 의해 형성하는 것을 포함하는 금속-유전체-금속 커패시터 제조방법.
  10. 제3항에 있어서, 상기 상기 루테늄(Ru) 재질인 상부전극층을 형성하는 단계는 상부전극층의 두께가 50~1500Å 인 것을 특징으로 하는 금속-유전체-금속 커패 시터 제조방법.
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