KR20080027669A - 복수의 인덕턴스 값을 가지는 칩 코일 - Google Patents

Abstract

본 발명은 회로 내에서 소정의 인덕턴스 값을 출력하는 칩 코일에 관한 것으로, 보다 상세하게는 다수의 단자를 구비하여 단자별로 다른 인덕턴스 값을 출력하는 칩 코일에 관한 것이다.

본 발명은 다수의 단자부를 구비하는 기판; 기판의 중심에 배치되는 코어; 및 코어에 서로 다른 턴수로 감겨지고 각각의 단자부에 연결되는 다수의 권선을 포함하는 복수의 인덕턴스 값을 가지는 칩 코일을 제공한다.

칩 코일, 인덕턴스

Description

복수의 인덕턴스 값을 가지는 칩 코일{CHIP COIL HAVING MULTIPLE INDUCTANCE}

도 1은 종래의 칩 코일 구조를 나타낸 구성도,

도 2는 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일을 나타낸 사시도,

도 3은 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일을 나타낸 단면도,

도 4는 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일에 캡이 부착된 상태를 나타낸 사시도임.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 칩 코일

110 : 코어

120 : 제1권선

130 : 제2권선

140 : 제3권선

150 : 제4권선

160 : 기판

162a, 162b : 제1단자부

163a, 163b : 제2단자부

164a, 164b : 제3단자부

165a, 165b : 제4단자부

180 : 캡

본 발명은 회로 내에서 소정의 인덕턴스 값을 출력하는 칩 코일에 관한 것으로, 보다 상세하게는 다수의 단자를 구비하여 단자별로 다른 인덕턴스 값을 출력하는 칩 코일에 관한 것이다.

도 1은 종래의 칩 코일 구조를 나타낸 구성도이다.

도시된 바와 같이, 종래의 칩 코일(10)은 하나의 부품이 하나의 인덕턴스 값만을 출력하는 구조를 가진다. 코어(2)에 권선(5)이 감겨져 있으며 자기장에 의한 노이즈 발생 억제를 위해 페라이트 캡(7)이 씌워져 있다.

따라서, 동일한 크기의 칩 코일이라고 해도 인덕턴스 값이 다르면 권선의 1-2회 감긴 회수 때문에 다른 부품으로 관리, 생산되어야 하는 문제점을 가지고 있었 다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 하나의 칩 코일이 다수의 인덕턴스 값을 출력할 수 있는 복수의 인덕턴스 값을 가지는 칩 코일을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명은 다수의 단자부를 구비하는 기판; 상기 기판의 중심에 배치되는 코어; 및 상기 코어에 서로 다른 턴수로 감겨지고 각각의 단자부에 연결되는 다수의 권선을 포함하는 복수의 인덕턴스 값을 가지는 칩 코일을 제공한다.

그리고, 본 발명은 상기 권선들의 외곽을 차폐하는 캡을 선택적으로 구비할 수 있다.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 복수의 인덕턴스 값을 가지는 칩 코일의 실시예를 설명한다.

설명의 편의를 위해 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또 는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2는 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일을 나타낸 사시도이다.

도시된 바와 같이, 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일(100)은 기판(160)의 중앙에 설치된 하나의 코어(110)에 다수의 권선들(120, 130, 140, 150)이 서로 다른 회전수(turn number)로 감겨져 있다. 기판(160)에는 복수의 단자부들(162a, 162b, 163a, 163b, 164a, 164b, 165a, 165b)이 구비되어 있다. 각각의 권선들(120, 130, 140, 150)은 각각의 단자부에 연결되어 있다. 제1권선(120)은 제1단자부(162a, 162b)에 양단이 연결되어 있고, 제2권선(130)은 제2단자부(163a, 163b)에 양단이 연결되어 있고, 제3권선(140)은 제3단자부(164a, 164b)에 양단이 연결되어 있고, 제4권선(150)은 제4단자부(165a, 165b)에 양단이 연결되어 있다.

상기 기판(160)은 SMD(surface mounting device) 기판인 것이 바람직하며, 바닥면을 이용하여 접속하는 BGA(ball grid array) 타입이면 더욱 바람직하다.

제1권선(120)은 N1회 감겨서 L1의 인덕턴스 값을 가지며, 제2권선(130)은 N2회 감겨서 L2의 인덕턴스 값을 가지며, 제3권선(140)은 N3회 감겨서 L3의 인덕턴스 값을 가지며, 제4권선(150)은 N4회 감겨서 L4의 인덕턴스 값을 가진다.

따라서, 각각의 회로에서 요구하는 인덕턴스 값에 따라서 필요한 단자부만을 연결하여 사용하는 것이다.

도 3은 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일을 나타낸 단면도이다.

도시된 바와 같이, 제1권선(120)이 감겨진 위에 제2권선(130)이 감겨지고, 그 위에 다시 제3권선(140)이 감겨지고, 다시 그 위에 제4권선(150)이 감겨져 있다.

만일 회로에서 요구하는 인덕턴스 값이 L1이라면 제1단자부(162a, 162b)를 연결하여 사용하고, 요구하는 인덕턴스 값이 L2라면 제2단자부(163a, 163b)를 연결하여 사용하고, 요구하는 인덕턴스 값이 L3라면 제3단자부(164a, 164b)를 연결하여 사용하게 된다. 이렇게 L1, L2, 또는 L3의 인덕턴스 값을 사용하는 경우에는 별도의 페라이트 캡이 필요없다.

왜냐하면 사용되는 권선 즉 전류가 통하는 권선의 외층권선들이 자기장을 차폐하는 효과를 가지기 때문에 별도의 페라이트 캡을 부착하지 않아도 된다.

도 4는 본 발명의 실시예에 따른 복수의 인덕턴스 값을 가지는 칩 코일에 캡이 부착된 상태를 나타낸 사시도이다.

만일, L4의 인덕턴스 값을 사용하고자 하는 경우에는 제4권선(150)과 연결된 제4단자부(165a, 165b)를 회로와 연결한다. 그런데 제4권선(150)은 최외곽의 권선이기 때문에 도시된 바와 같이 자기장을 차폐하기 위한 별도의 캡(180)을 부착하여 사용해야 한다.

상술한 실시예들은 4개의 인덕턴스 값을 가지는 경우를 예시하여 설명하였지만, 당업자라면 2개, 3개, 5개등의 인덕턴스 값을 가지는 경우로 변경될 수 있음을 잘 알 수 있을 것이다.

본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.

이상 설명한 바와 같이, 본 발명에 따른 칩 코일은 내부에 서로 다른 턴수를 가지는 권선들을 구비하여 각각의 단자부에 연결함으로써 하나의 칩 코일이 다수의 인덕턴스 값을 출력할 수 있도록 함으로써 부품 공용화 및 표준화에 도움을 주는 효과를 가져온다.

또한 캡을 삭제하는 경우 원가 절감과 방열 효과를 향상시키는 결과를 가져오게 된다.

Claims (3)

1. 다수의 단자부를 구비하는 기판;

   상기 기판의 중심에 배치되는 코어; 및

   상기 코어에 서로 다른 턴수로 감겨지고 각각의 단자부에 연결되는 다수의 권선을 포함하는 복수의 인덕턴스 값을 가지는 칩 코일.
2. 제 1항에 있어서,

   상기 권선의 외곽을 차폐하는 캡을 추가로 구비하는 것을 특징으로 하는 복수의 인덕턴스 값을 가지는 칩 코일.
3. 제 1항에 있어서,

   상기 기판은 바닥면에 단자가 형성되어 있는 BGA타입인 것을 특징으로 하는 복수의 인덕턴스 값을 가지는 칩 코일.

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