KR20080022630A - Data path in semiconductor memory device including error correction code - Google Patents

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KR20080022630A
KR20080022630A KR1020060086010A KR20060086010A KR20080022630A KR 20080022630 A KR20080022630 A KR 20080022630A KR 1020060086010 A KR1020060086010 A KR 1020060086010A KR 20060086010 A KR20060086010 A KR 20060086010A KR 20080022630 A KR20080022630 A KR 20080022630A
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강욱성
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Abstract

A data path in a semiconductor memory device including an error correction code is provided to implement multi-bit error correction by increasing error correction probability regardless of the generation of cluster error. A semiconductor memory device comprises at least one memory block comprising a parity line group corresponding to a plurality of data line groups as comprising the plurality of data line groups constituted with a plurality of data lines. According to a data path of the semiconductor memory device including error correction code, an error correction code circuit block(35) comprises a plurality of error correction code circuits(ECC0-ECC3) for error correction by being connected to parity lines of one parity line group, and is connected to data lines of each data line group. A serial/parallel conversion circuit block(36) comprises a plurality of serial/parallel conversion circuits(S/D0-S/D7) for converting signals error-corrected by the error correction code circuit into serial data and then converting the serial data provided from a data input/output pin into parallel data and then providing the parallel data to the error correction code circuit. The serial/parallel conversion circuit block is arranged between the error correction code circuit block and the data input/output pin.

Description

에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로{Data path in semiconductor memory device including error correction code}Data path in semiconductor memory device including error correction code

도 1은 클러스터 에러가 발생한 경우에 복구가 어려운 데이터 경로를 갖는 반도체 메모리 장치의 구조를 예시한 블록도.1 is a block diagram illustrating a structure of a semiconductor memory device having a data path that is difficult to recover when a cluster error occurs.

도 2는 클러스터 에러 복구 가능성이 높은 구조를 간략히 예시한 블록도.2 is a block diagram briefly illustrating a structure having high possibility of cluster error recovery.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 데이터 경로를 보인 블록도.3 is a block diagram illustrating a data path in a semiconductor memory device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서의 데이터 경로를 보인 블록도.4 is a block diagram illustrating a data path in a semiconductor memory device according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

30 ~ 33, 40 ~ 43 : 메모리 블록 D : 데이터 라인30 to 33, 40 to 43: Memory block D: Data line

P : 패리티 라인 ECC0 ~ ECC3, 45 : 에러 교정 코드 회로P: parity line ECC0 to ECC3, 45: error correction code circuit

35 : 에러 교정 코드 회로 블록35: error correction code circuit block

S/D0 ~ S/D11 : 직/병렬 변환 회로S / D0 to S / D11: series / parallel conversion circuit

36, 36 : 직/병렬 변환 회로 블록36, 36: series / parallel conversion circuit block

본 발명은 에러 교정(Error Correction Code, ECC) 기능을 갖는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 멀티-비트(multi-bit) 에러 교정을 구현함에 있어서의 제약을 극복하기 위한 에러 교정 기능을 갖는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device having an error correction (ECC) function, and more particularly, to an error correction function for overcoming the limitation in implementing multi-bit error correction. It relates to a semiconductor memory device having.

일반적으로, 에러 교정 기능을 갖는 반도체 메모리 장치에서는 정해진 코드 길이(code length) 당 교정할 수 있는 비트 수(bit number)는 사용하는 코딩(coding)의 종류에 따라 정해진다.In general, in a semiconductor memory device having an error correction function, the number of bits that can be corrected per a predetermined code length is determined according to the type of coding used.

예를 들면, 싱글 에러 교정(single error correction), 더블 에러 교정(double error correction) 등이 그러하다.For example, single error correction, double error correction, and the like.

에러 교정의 효율성 면에서는 더 많은 비트 수로 교정하는 것이 좋지만 코딩 문제, 교정 시간 및 면적 오버헤드(area overhead) 등의 한계로 인해 멀티-비트 에러 교정을 구현하는 데는 많은 제약이 따른다.In terms of the efficiency of error correction, correcting with a higher number of bits is recommended, but there are many limitations in implementing multi-bit error correction due to limitations such as coding problems, correction time, and area overhead.

특히, 빈번히 발생하는 알파 파티클(alpha particle)이나 다른 공정적인 문제로 인해, 반도체 메모리 장치의 메모리 블록 내에서의 셀들에서 발생되는 에러는 위치적으로 볼 때, 특정 부분에 몰려서 발생하는 경우가 빈번하다. 이와 같은 특징을 갖는 에러는 흔히 클러스터 에러(clustered error)라고 불려진다.In particular, due to frequently occurring alpha particles or other process problems, errors occurring in cells in a memory block of a semiconductor memory device are often caused by gathering in a specific part. . Errors with this feature are often referred to as clustered errors.

도 1은 그러한 클러스터 에러가 발생한 경우에 복구가 어려운 데이터 경로를 갖는 반도체 메모리 장치의 구조를 예시한 블록도이다.1 is a block diagram illustrating a structure of a semiconductor memory device having a data path that is difficult to recover in the event of such a cluster error.

도 1을 참조하면, 32 개의 데이터 라인들(D<3:0> ~ D<31:28>) 및 16 개의 패리티 라인들(P<3:0> ~ P<15:12>)을 갖는 데이터 경로(data path)가 나타나 있다.Referring to FIG. 1, data having 32 data lines D <3: 0> to D <31:28> and 16 parity lines P <3: 0> to P <15:12> The data path is shown.

D<a:b>로 나타내어진 데이터 라인들은 인접한 메모리 셀에서 입출력되는 데이터 라인들이다. 그리고, 참조부호 10, 13은 메모리 블록을 나타내고 있고, 참조부호 15는 에러 교정 코드 회로 블록을 나타낸다.The data lines represented by D <a: b> are data lines input and output from adjacent memory cells. Reference numerals 10 and 13 denote memory blocks, and reference numeral 15 denotes error correction code circuit blocks.

네 개의 에러 교정 코드 회로(ECC0 ~ ECC3) 각각은 각각의 메모리 블록(10 ~ 13)에 할당되어져 각각 12 비트의 총 데이터를 수신한다. 그런 다음, 각각의 에러 교정 코드 회로는 에러 교정용 비트인 패리티 비트를 제외한 비트인 8 개의 데이터 비트를 출력한다. 따라서, 각각의 에러 교정 코드 회로에서 8 개 씩의 데이터 비트를 출력하므로, 상기 에러 교정 코드 회로 블록(15)에서는 총 32개의 데이터 비트를 출력하게 된다. 따라서, 외부에서 볼 경우에는 32 비트의 데이터이지만, 내부적으로는 16 개의 패리티 비트로 인해 48 비트가 된다.Each of the four error correction code circuits ECC0 to ECC3 is assigned to each memory block 10 to 13 to receive 12 bits of total data, respectively. Each error correction code circuit then outputs eight data bits that are bits except parity bits, which are bits for error correction. Therefore, since eight data bits are output from each error correction code circuit, the error correction code circuit block 15 outputs a total of 32 data bits. Therefore, when viewed from the outside, it is 32 bits of data, but internally, it is 48 bits due to 16 parity bits.

위와 같이 하나의 메모리 블록을 기준으로 할 때, 8 개의 데이터 비트와 4 개의 패리티 비트로 구성된 12 비트의 총 데이터는 일련의 인코딩(encoding)/디코딩(decoding)/에러 교정(error correction)을 거치게 된다.Based on one memory block as described above, a total of 12 bits of data consisting of eight data bits and four parity bits is subjected to a series of encoding / decoding / error correction.

그러나, 위와 같은 구조에서는 인접한 메모리 셀들에 대해 공통의 패리티 비트가 적용되어 에러 교정이 이루어지므로, 패리티 클러스터 에러가 발생하는 경우에는 인접한 메모리 비트에서 에러가 발생할 가능성이 커져 주어진 패리티 비트로도 에러를 복구하지 못할 가능성이 매우 높아진다.However, in the above structure, since a common parity bit is applied to adjacent memory cells and error correction is performed, when a parity cluster error occurs, the error is more likely to occur in the adjacent memory bit, and the error is not recovered even with a given parity bit. You are very unlikely to be.

따라서, 클러스터 에러가 발생하더라도 에러 교정 확률을 높여 멀티-비트 에러 교정을 구현할 수 있는 반도체 메모리 장치의 데이터 경로가 절실히 요구된다.Accordingly, there is an urgent need for a data path of a semiconductor memory device that can implement multi-bit error correction by increasing the probability of error correction even when a cluster error occurs.

따라서, 본 발명의 목적은 상술한 문제점들을 해결하기 위한 것으로서, 종래의 반도체 메모리 장치의 데이터 경로에서 인접한 메모리 셀들에 대해 공통의 패리티 비트가 적용되어 에러 교정이 이루어지므로 인해, 패리티 클러스터 에러가 발생하는 경우에는 인접한 메모리 비트에서 에러가 발생할 가능성이 커져 주어진 패리티 비트로도 에러를 복구하지 못할 가능성이 매우 높은 문제를 개선하기 위한, 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로를 제공함에 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and since a parity cluster error is generated by applying a common parity bit to adjacent memory cells in a data path of a conventional semiconductor memory device, a parity cluster error occurs. In this case, it is possible to provide a data path in a semiconductor memory device having an error correction function to improve a problem in which an error is more likely to occur in adjacent memory bits, and thus the error is not likely to be recovered even with a given parity bit.

본 발명의 다른 목적은 클러스터 에러가 발생하더라도 에러 교정 확률을 높여 멀티-비트 에러 교정을 구현할 수 있는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로를 제공함에 있다.Another object of the present invention is to provide a data path in a semiconductor memory device having an error correction function capable of implementing multi-bit error correction by increasing error correction probability even when a cluster error occurs.

상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른, 복수의 데이터 라인들로 구성된 데이터 라인 그룹을 복수로 구비하며 복수의 데이터 라인 그룹에 대응되는 패리티 라인 그룹을 구비하는 메모리 블록을 적어도 하나 이상 구비하여, 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로는, 각각의 데이터 라인 그룹에서의 하나씩의 데이터 라인들에 연결되고, 각각의 패리티 라인 그룹에서의 하나씩의 패리티 라인들에 연결되어 에러 교정을 하기 위한 에러 교정 코드 회로를 복수 개 구비한 에러 교정 코드 회로 블록; 및 상기 에러 교정 코드 회로 블록과 데이터 입출력 핀 사이에 배치되어 상기 에러 교정 코드 회로에 의해 에러 교정된 신호들을 직렬 데이터로 변환하고, 상기 입출력 핀으로부터 제공되는 직렬 데이터를 병렬 데이터로 변환하여 상기 에러 교정 코드 회로로 제공하기 위한 직/병렬 변환 회로를 복수 개 구비한 직/병렬 변환 회로 블록을 구비함을 특징으로 한다.In accordance with an aspect of the present invention for achieving the above object, at least one memory block having a plurality of data line group consisting of a plurality of data lines and having a parity line group corresponding to the plurality of data line group And a data path in the semiconductor memory device having an error correction function is connected to one data line in each data line group and connected to one parity lines in each parity line group for error correction. An error correcting code circuit block having a plurality of error correcting code circuits for doing the following; And a signal disposed between the error correction code circuit block and the data input / output pin to convert signals corrected by the error correction code circuit into serial data, and convert serial data provided from the input / output pin into parallel data to correct the error. And a series / parallel conversion circuit block including a plurality of series / parallel conversion circuits for providing a code circuit.

여기서, 상기 메모리 블록의 개수가 4 개이며, 각각의 메모리 블록 내의 데이터 라인 그룹의 개수가 2 개이며, 각각의 데이터 라인 그룹은 4 개의 데이터 라인들로 구성되며, 각각의 패리티 라인 그룹은 4 개의 패리티 라인들로 구성되며, 상기 에러 교정 코드 회로 블록은 4 개의 에러 교정 코드 회로로 구성되는 경우, 각각의 에러 교정 코드 회로는 8 비트의 데이터를 상기 에러 교정 코드 회로 각각에 대응되는 2 개의 직/병렬 변환 회로로 출력할 수 있다.Here, the number of the memory blocks is four, the number of data line groups in each memory block is two, each data line group is composed of four data lines, each parity line group is four When the error correction code circuit block is composed of four error correction code circuits, each error correction code circuit stores 8 bits of data corresponding to each of the error correction code circuits. Can be output to a parallel conversion circuit.

또한, 상기 에러 교정 코드 회로 각각에 대응되는 2 개의 직/병렬 변환 회로 각각은 인가되는 데이터를 직렬 데이터로 변환함으로써, 상기 직/병렬 변환 회로 블록은 8 비트의 데이터를 출력할 수 있다.In addition, each of the two serial / parallel conversion circuits corresponding to each of the error correction code circuits converts the applied data into serial data, so that the serial / parallel conversion circuit block can output 8 bits of data.

상기의 목적들을 달성하기 위한 본 발명의 다른 양상에 따른, 복수의 데이터 라인들로 구성된 데이터 라인 그룹을 복수로 구비하며 복수의 데이터 라인 그룹에 대응되는 패리티 라인 그룹을 구비하는 메모리 블록을 적어도 하나 이상 구비하여, 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로는, 각각의 데이터 라인 그룹 및 상기 패리티 라인 그룹에 대응되게 하나씩 구비되며 상기 데이터 라인들로부터 제공되는 데이터를 직렬 데이터로 변환하여 에러 교정 코드 회로로 출 력하고, 상기 에러 교정 코드 회로로부터 제공되는 데이터를 병렬 데이터로 변환하여 상기 데이터 라인들로 제공하기 위한 직/병렬 변환 회로를 복수 개 구비하는 직/병렬 변환 회로 블록; 및 상기 직/병렬 변환 회로 블록과 입출력 핀 사이에 배치되고, 상기 직/병렬 변환 회로 블록으로부터 패리티 비트를 포함한 데이터를 수신하여 에러 교정을 하기 위한 에러 교정 코드 회로 블록을 구비함을 특징으로 한다.According to another aspect of the present invention for achieving the above object, at least one memory block having a plurality of data line group consisting of a plurality of data lines and having a parity line group corresponding to the plurality of data line group The data path in the semiconductor memory device having an error correction function is provided to correspond to each data line group and the parity line group, and converts data provided from the data lines into serial data so as to correct an error correction code. A serial / parallel conversion circuit block having a plurality of serial / parallel conversion circuits for outputting to a circuit and converting data provided from the error correction code circuit into parallel data and providing the data lines; And an error correction code circuit block disposed between the serial / parallel conversion circuit block and the input / output pin and configured to receive data including parity bits from the serial / parallel conversion circuit block and perform error correction.

여기서, 상기 메모리 블록의 개수가 4 개이며, 각각의 메모리 블록 내의 데이터 라인 그룹의 개수가 2 개이며, 각각의 데이터 라인 그룹은 4 개의 데이터 라인들로 구성되며, 각각의 패리티 라인 그룹은 4 개의 패리티 라인들로 구성되는 경우, 상기 직/병렬 변환 회로 블록은 4 비트의 패리티 비트를 포함하는 12 비트의 데이터를 상기 에러 교정 코드 회로로 순차적으로 출력할 수 있다.Here, the number of the memory blocks is four, the number of data line groups in each memory block is two, each data line group is composed of four data lines, each parity line group is four When configured as parity lines, the serial / parallel conversion circuit block may sequentially output 12 bits of data including 4 bits of parity bits to the error correction code circuit.

또한, 상기 에러 교정 코드 회로는 상기 12 비트의 데이터를 순차적으로 수신하여 패리티 비트가 포함되지 않은 8 비트의 데이터를 출력할 수 있다.In addition, the error correction code circuit may sequentially receive the 12-bit data and output 8-bit data not including the parity bit.

이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The accompanying drawings and the following description are by way of example only and are intended to assist those of ordinary skill in the art to understand the present invention. Therefore, the following descriptions should not be used to limit the scope of the present invention.

도 2는 클러스터 에러 복구 가능성이 높은 구조를 간략히 예시한 블록도이 다.2 is a block diagram briefly illustrating a structure having high possibility of cluster error recovery.

도 2를 참조하면, 복수 개의 메모리 블록들(20 ~ 23), 에러 교정 코드 회로 블록(25), 복수 개의 데이터 라인들(D<3:0> ~ D<31:28>) 및 패리티 라인들(P<3:0> ~ P<15:12>)이 도시되어 있다.Referring to FIG. 2, a plurality of memory blocks 20 to 23, an error correction code circuit block 25, a plurality of data lines D <3: 0> to D <31:28>, and parity lines (P <3: 0> to P <15:12>) are shown.

상기 메모리 블록의 개수, 에러 교정 코드 회로 블록(25) 내의 에러 교정 코드 회로(ECC0 ~ ECC3)의 개수 , 데이터 라인의 개수 및 패리티 라인의 개수는 설명의 편의 및 이해를 돕고자 예를 든 것에 불과하다. 따라서, 상기 개수들은 더 커지거나 작아질 수 있다.The number of the memory blocks, the number of error correcting code circuits ECC0 to ECC3 in the error correcting code circuit block 25, the number of data lines and the number of parity lines are only examples for convenience of explanation and understanding. Do. Thus, the numbers can be larger or smaller.

하나의 메모리 블록(예를 들면, 20) 내에서의 데이터 라인들(D<3:0>) 각각은 서로 다른 에러 교정 코드 회로(ECC0 ~ ECC3)에 연결되어져 있다. 즉, 데이터 라인 D0은 에러 교정 코드 회로 ECC0에 연결되어져 있고, 데이터 라인 D1은 에러 교정 코드 회로 ECC1에 연결되어져 있으며, 데이터 라인 D2는 에러 교정 코드 회로 ECC2에 연결되어져 있고, 데이터 라인 D3은 에러 교정 코드 회로 ECC3에 연결되어져 있다. Each of the data lines D <3: 0> in one memory block (eg, 20) is connected to different error correction code circuits ECC0 to ECC3. That is, data line D0 is connected to error correction code circuit ECC0, data line D1 is connected to error correction code circuit ECC1, data line D2 is connected to error correction code circuit ECC2, and data line D3 is error correction. It is connected to the code circuit ECC3.

인접한 데이터 라인 그룹(D<7:4>)에서도 마찬가지이다. 데이터 라인 D4는 에러 교정 코드 회로 ECC0에, 데이터 라인 D5는 에러 교정 코드 회로 ECC1에, 데이터 라인 D6은 에러 교정 코드 회로 ECC2에, 데이터 라인 D7은 에러 교정 코드 회로 ECC3에 연결되어 있다. The same applies to the adjacent data line groups D <7: 4>. Data line D4 is connected to error correction code circuit ECC0, data line D5 to error correction code circuit ECC1, data line D6 to error correction code circuit ECC2, and data line D7 to error correction code circuit ECC3.

그리고, 패리티 라인 그룹(P<3:0>)의 경우에도 마찬가지이다. 패리티 라인 P0은 에러 교정 코드 회로 ECC0에, 패리티 라인 P1은 에러 교정 코드 회로 ECC1에, 패리티 라인 P2는 에러 교정 코드 회로 ECC2에, 패리티 라인 P3은 에러 교정 코드 회로 ECC3에 연결되어 있다.The same applies to the parity line group P <3: 0>. Parity line P0 is connected to error correction code circuit ECC0, parity line P1 to error correction code circuit ECC1, parity line P2 to error correction code circuit ECC2, and parity line P3 to error correction code circuit ECC3.

따라서, 하나의 에러 교정 코드 회로 ECC0을 기준으로 살펴보면, 에러 교정 회로 ECC0에는 패리티 라인 P0, P4, P8, P12가 연결되고, 데이터 라인 D0, D4, D8, D12, D16, D20, D24, D28이 연결되어져 있다. 여기서, 패리티 라인 P4, P8 및 데이터 라인 D8, D12, D16, D20은 도 2에는 직접적으로 도시되어져 있지는 않지만, 생략된 부분에서 유추할 수 있다. 상기 에러 교정 코드 회로 ECC0은 상기 12 비트의 총 데이터를 수신하여 패리티 비트가 없는 8 비트의 데이터를 출력하게 된다.Therefore, referring to one error correction code circuit ECC0, parity lines P0, P4, P8, and P12 are connected to the error correction circuit ECC0, and data lines D0, D4, D8, D12, D16, D20, D24, and D28 are It is connected. Here, parity lines P4, P8 and data lines D8, D12, D16, D20 are not directly shown in FIG. 2, but may be inferred from the omitted portions. The error correction code circuit ECC0 receives the total data of 12 bits and outputs 8 bits of data without parity bits.

다른 에러 교정 회로들의 경우에도 마찬가지이다.The same applies to other error correction circuits.

따라서, 알파 파티클이나 공정상 문제점들로 인해 인접한 메모리 셀들에서 발생되는 불량 즉 클러스터 에러가 발생되더라도, 인접한 셀들이 각각 다른 에러 교정 코드 회로에 연결되어 에러 복구될 수 있으므로, 에러 복구의 가능성을 높일 수 있다.Therefore, even if a defect or a cluster error occurs in adjacent memory cells due to alpha particles or process problems, the adjacent cells may be connected to different error correction code circuits, thereby recovering errors, thereby increasing the possibility of error recovery. have.

예를 들어, 데이터 라인 그룹 D<31:28> 내에서의 하나의 워드라인에 연결된 인접 셀들이 불량이 발생된 경우를 가정한다면, 도 1의 경우에는 에러 복구가 불가능하지만, 도 2의 경우에는 에러 복구를 할 수 있게 된다.For example, assuming that failure occurs in adjacent cells connected to one word line in the data line group D <31:28>, error recovery is impossible in FIG. 1, but in the case of FIG. 2. Error recovery is possible.

따라서, 본 발명에서는 이와 같은 구조를 이용하여 에러 복구를 용이하게 할 수 있는 반도체 메모리 장치에서의 데이터 경로를 제공한다.Accordingly, the present invention provides a data path in a semiconductor memory device that can facilitate error recovery using such a structure.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 데이터 경로를 보인 블록도이다.3 is a block diagram illustrating a data path in a semiconductor memory device according to an embodiment of the present invention.

도 3을 참조하면, 복수의 데이터 라인들로 구성된 데이터 라인 그룹을 복수로 구비하며, 복수의 데이터 라인 그룹에 대응되는 패리티 라인 그룹을 구비하는 메모리 블록을 적어도 하나 이상 구비함으로써 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로는, 에러 교정 코드 회로 블록(35) 및 직/병렬 변환 회로 블록(36)을 구비한다.Referring to FIG. 3, a semiconductor having an error correction function may include a plurality of data line groups including a plurality of data lines, and at least one memory block including a parity line group corresponding to the plurality of data line groups. The data path in the memory device includes an error correction code circuit block 35 and a serial / parallel conversion circuit block 36.

상기 에러 교정 코드 회로 블록(35)은 복수 개의 에러 교정 코드 회로(ECC0 ~ ECC3)를 구비한다.The error correction code circuit block 35 includes a plurality of error correction code circuits ECC0 to ECC3.

상기 에러 교정 코드 회로들(ECC0 ~ ECC3) 각각은 각각의 데이터 라인 그룹(예를 들면, D<27:24>)에서의 하나씩의 데이터 라인들에 연결된다. 그리고 각각의 패리티 라인 그룹(예를 들면, P<15:12>)에서의 하나씩의 패리티 라인들에 연결되어 에러 교정을 수행한다. Each of the error correction code circuits ECC0 to ECC3 is connected to one data line in each data line group (eg, D <27:24>). In addition, one parity line in each parity line group (eg, P <15:12>) is connected to perform error correction.

예를 들면, 에러 교정 코드 회로 ECC0에는 도 2에서 보여진 바와 마찬가지로, 패리티 라인 P0, P4, P8, P12 가 연결되고, 데이터 라인 D0, D4, D8, D12, D16, D20, D24, D28이 연결되어지는 구조이다. 그리하여, 12 비트의 총 데이터를 수신한다. 그리고, 에러 교정 후, 패리티 비트를 제외한 8 비트의 데이터를 직/병렬 변환 회로 S/D0 및 S/D1로 출력한다. 다른 에러 교정 코드 회로들의 경우에도 유사하므로 중복 설명은 생략한다.For example, parity lines P0, P4, P8 and P12 are connected to the error correction code circuit ECC0, and data lines D0, D4, D8, D12, D16, D20, D24 and D28 are connected. Losing structure. Thus, a total of 12 bits of data is received. After error correction, 8 bits of data excluding the parity bits are output to the serial / parallel conversion circuits S / D0 and S / D1. Since other error correction code circuits are similar, the redundant description is omitted.

상기 직/병렬 변환 회로 블록(36)은 복수 개의 직/병렬 변환 회로들(S/D0 ~ S/D7)을 구비한다.The serial / parallel conversion circuit block 36 includes a plurality of serial / parallel conversion circuits S / D0 to S / D7.

상기 직/병렬 변환 회로들(S/D0 ~ S/D7) 각각은 상기 에러 교정 코드 회로 블록(35)과 데이터 입출력 핀(DQ0 ~ DQ7) 사이에 배치된다. 그리고, 상기 직/병렬 변환 회로들(S/D0 ~ S/D7) 각각은 상기 에러 교정 코드 회로(ECC0 ~ ECC3)에 의해 에러 교정된 신호들을 직렬 데이터로 변환하고, 상기 입출력핀(DQ ~ DQ7)으로부터 제공되는 직렬 데이터를 병렬 데이터로 변환하여 상기 에러 교정 코드 회로(ECC0 ~ ECC3)로 제공한다.Each of the serial / parallel conversion circuits S / D0 to S / D7 is disposed between the error correction code circuit block 35 and the data input / output pins DQ0 to DQ7. Each of the serial / parallel conversion circuits S / D0 to S / D7 converts the error-corrected signals by the error correction code circuits ECC0 to ECC3 into serial data, and converts the input / output pins DQ to DQ7. The serial data provided from the C1) is converted into parallel data and provided to the error correction code circuits ECC0 to ECC3.

예를 들면, 상기 에러 교정 코드 회로 ECC0에서 출력되는 8 비트의 데이터는 4 개의 비트씩 나뉘어져 각각 직/병렬 변환 회로 S/D0 및 S/D1로 인가된다. 전체적으로 보면, 8비트의 데이터가 연속하여 네 번 출력되는 것으로 볼 수 있다. For example, 8-bit data output from the error correction code circuit ECC0 is divided into four bits and applied to the serial / parallel conversion circuits S / D0 and S / D1, respectively. Overall, it can be seen that 8 bits of data are output four times in succession.

그리하여, 상기 반도체 메모리 장치의 데이터 경로는 데이터 리드(read) 시 코딩 후에 데이터 직렬화하고, 데이터 라이트(write) 시 데이터 병렬화 후에 코딩하는 구조로서, 클러스터 에러의 복구 가능성을 높일 수 있게 된다.Thus, the data path of the semiconductor memory device is a structure in which data is serialized after coding at the time of data read and coded after data parallelization at the time of data write, thereby increasing the possibility of recovering cluster error.

앞서 언급한 바와 같이 상기 설명에서 메모리 블록의 개수, 데이터 라인의 개수, 패리티 라인의 개수 등은 설명의 편의 및 이해를 돕고자 예를 든 것에 불과하므로, 상기 구성 요소들의 개수는 더 증가되거나 줄어들 수 있다.As mentioned above, the number of memory blocks, the number of data lines, the number of parity lines, etc. in the above description are merely examples for the convenience and understanding of the description, and thus the number of components may be increased or decreased. have.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서의 데이터 경로를 보인 블록도이다.4 is a block diagram illustrating a data path in a semiconductor memory device according to another embodiment of the present invention.

도 4를 참조하면, 복수의 데이터 라인들로 구성된 데이터 라인 그룹을 복수로 구비하며, 복수의 데이터 라인 그룹에 대응되는 패리티 라인 그룹을 구비하는 메모리 블록을 적어도 하나 이상 구비하여, 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로는, 직/병렬 변환 회로 블록(46) 및 에러 교정 코드 회로 블록(45)을 구비한다.Referring to FIG. 4, a plurality of data line groups including a plurality of data lines are provided, and at least one memory block including a parity line group corresponding to the plurality of data line groups has an error correction function. The data path in the semiconductor memory device includes a serial / parallel conversion circuit block 46 and an error correction code circuit block 45.

상기 직/병렬 변환 회로 블록(46)은 복수 개의 직/병렬 변환 회로(S/D0 ~ S/D11)를 구비한다.The serial / parallel conversion circuit block 46 includes a plurality of serial / parallel conversion circuits S / D0 to S / D11.

상기 직/병렬 변환 회로(S/D0 ~ S/D11) 각각은 각각의 데이터 라인 그룹 및 패리티 라인 그룹에 대응되게 하나씩 구비된다. 그리하여, 상기 직/병렬 변환 회로(S/D0 ~ S/D11) 각각은 상기 데이터 라인들로부터 제공되는 데이터를 직렬 데이터로 변환하여 에러 교정 코드 회로로 출력하고, 상기 에러 교정 코드 회로로부터 제공되는 데이터를 병렬 데이터로 변환하여 상기 데이터 라인들로 제공한다.Each of the serial / parallel conversion circuits S / D0 to S / D11 is provided to correspond to each data line group and parity line group. Thus, each of the serial / parallel conversion circuits S / D0 to S / D11 converts the data provided from the data lines into serial data and outputs the serial data to the error correction code circuit, and the data provided from the error correction code circuit. Is converted into parallel data and provided to the data lines.

즉, 직/병렬 변환 회로 S/D0은 패리티 라인 그룹 P<3:0>에 공통으로 연결되어져 있고, 직/병렬 변환 회로 S/D1은 데이터 라인 그룹 D<3:0>에 공통으로 연결되어 있으며, ..., 직/병렬 변환 회로 S/D11는 데이터 라인 그룹 D<31:28>에 공통으로 연결되어 있다. 즉, 하나의 직/병렬 변환 회로는 네 개의 데이터를 수신한다. 그리고, 내부적인 동작에 의해 직렬 데이터로 변환하는 경우, 상기 에러 교정 코드 회로(45) 측에서 보면, 12 비트의 총 데이터가 네 번 인가되는 구조이다. 즉, P0, P4, P8, P12, D0, D4, D8, D12, D16, D20, D24, D28로부터 출력된 데이터가 상기 에러 교정 코드 회로(45)로 병렬로 입력된다. 그 다음은, P1, P5, P9, P13, D1, D5, D9, D13, D17, D21, D25, D29로부터 출력된 데이터가 상기 에러 교정 코드 회로(45)로 병렬로 입력된다. That is, the serial / parallel conversion circuit S / D0 is commonly connected to the parity line group P <3: 0>, and the serial / parallel conversion circuit S / D1 is commonly connected to the data line group D <3: 0>. The serial / parallel conversion circuit S / D11 is commonly connected to the data line groups D <31:28>. That is, one serial / parallel conversion circuit receives four data. In the case of converting the serial data by internal operation, the error correction code circuit 45 has a structure in which the total data of 12 bits is applied four times. That is, data output from P0, P4, P8, P12, D0, D4, D8, D12, D16, D20, D24, and D28 is input in parallel to the error correction code circuit 45. Next, data output from P1, P5, P9, P13, D1, D5, D9, D13, D17, D21, D25, and D29 is input in parallel to the error correction code circuit 45.

위와 같이, 상기 에러 교정 코드 회로(45)는 상기 직/병렬 변환 회로 블록(46)과 입출력 핀(DQ0 ~ DQ7) 사이에 배치된다. 그리하여, 상기 에러 교정 코드 회로(45)는 상기 직/병렬 변환 회로 블록(46)으로부터 패리티 비트를 포함한 데이터 12비트를 수신하여 에러 교정 후 패리티 비트를 제외한 8 비트의 데이터를 출력하게 된다.As described above, the error correction code circuit 45 is disposed between the serial / parallel conversion circuit block 46 and the input / output pins DQ0 to DQ7. Thus, the error correction code circuit 45 receives 12 bits of data including parity bits from the serial / parallel conversion circuit block 46 and outputs 8 bits of data except parity bits after error correction.

여기서도 마찬가지로, 상기 설명에서의 메모리 블록의 개수, 데이터 라인의 개수, 패리티 라인의 개수 등은 설명의 편의 및 이해를 돕고자 예를 든 것에 불과하므로, 상기 구성 요소들의 개수는 더 증가되거나 줄어들 수 있다.In this case, the number of memory blocks, the number of data lines, the number of parity lines, and the like in the above description are merely examples for the convenience and understanding of the description, and thus the number of components may be increased or decreased. .

위와 같이 본 발명의 실시예들에 따른 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로는 클러스터 에러가 발생하더라도 이를 복구할 수 있는 가능성을 높일 수 있는 이점을 갖느다.As described above, the data path in the semiconductor memory device having the error correction function according to the embodiments of the present invention has an advantage of increasing the possibility of recovering even if a cluster error occurs.

본 발명에 따른 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.The data path in the semiconductor memory device having an error correction function according to the present invention is not limited to the above embodiments, and various designs and applications can be made without departing from the basic principles of the present invention. It will be obvious to those of ordinary skill in the field.

상술한 바와 같이 본 발명은 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로를 제공함으로써, 종래의 반도체 메모리 장치의 데이터 경로에서 인접한 메모리 셀들에 대해 공통의 패리티 비트가 적용되어 에러 교정이 이루어지므로 인해 패리티 클러스터 에러가 발생하는 경우에는 인접한 메모리 비트에서 에러가 발생할 가능성이 커져 주어진 패리티 비트로도 에러를 복구하지 못할 가능성이 매우 높은 문제를 개선하는 효과를 갖는다. 그리하여, 본 발명은 클러스터 에러가 발생하더라도 에러 교정 확률을 높여 멀티-비트 에러 교정을 구현할 수 있는 효과를 갖는다.As described above, since the present invention provides a data path in a semiconductor memory device having an error correction function, an error correction is performed by applying a common parity bit to adjacent memory cells in a data path of a conventional semiconductor memory device. When a parity cluster error occurs, an error is more likely to occur in adjacent memory bits, thereby improving a problem in which the error cannot be recovered even with a given parity bit. Thus, the present invention has the effect of realizing multi-bit error correction by increasing the probability of error correction even when a cluster error occurs.

Claims (6)

복수의 데이터 라인들로 구성된 데이터 라인 그룹을 복수로 구비하며 복수의 데이터 라인 그룹에 대응되는 패리티 라인 그룹을 구비하는 메모리 블록을 적어도 하나 이상 구비하여, 에러 교정 기능을 갖는 반도체 메모리 장치의 데이터 경로에 있어서:At least one memory block including a plurality of data line groups consisting of a plurality of data lines and having a parity line group corresponding to the plurality of data line groups, the data path of the semiconductor memory device having an error correction function. In: 각각의 데이터 라인 그룹에서의 하나씩의 데이터 라인들에 연결되고, 각각의 패리티 라인 그룹에서의 하나씩의 패리티 라인들에 연결되어 에러 교정을 하기 위한 에러 교정 코드 회로를 복수 개 구비한 에러 교정 코드 회로 블록; 및An error correction code circuit block having a plurality of error correction code circuits connected to one data line in each data line group and connected to one parity lines in each parity line group for error correction ; And 상기 에러 교정 코드 회로 블록과 데이터 입출력 핀 사이에 배치되어 상기 에러 교정 코드 회로에 의해 에러 교정된 신호들을 직렬 데이터로 변환하고, 상기 입출력 핀으로부터 제공되는 직렬 데이터를 병렬 데이터로 변환하여 상기 에러 교정 코드 회로로 제공하기 위한 직/병렬 변환 회로를 복수 개 구비한 직/병렬 변환 회로 블록을 구비함을 특징으로 하는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로.The error correction code is disposed between the error correction code circuit block and the data input / output pin to convert the signals corrected by the error correction code circuit to serial data, and converts the serial data provided from the input / output pin into parallel data to convert the error correction code A data path in a semiconductor memory device having an error correction function, comprising: a series / parallel conversion circuit block including a plurality of series / parallel conversion circuits for providing a circuit. 제1항에 있어서,The method of claim 1, 상기 메모리 블록의 개수가 4 개이며, 각각의 메모리 블록 내의 데이터 라인 그룹의 개수가 2 개이며, 각각의 데이터 라인 그룹은 4 개의 데이터 라인들로 구성 되며, 각각의 패리티 라인 그룹은 4 개의 패리티 라인들로 구성되며, 상기 에러 교정 코드 회로 블록은 4 개의 에러 교정 코드 회로로 구성되는 경우, 각각의 에러 교정 코드 회로는 8 비트의 데이터를 상기 에러 교정 코드 회로 각각에 대응되는 2 개의 직/병렬 변환 회로로 출력함을 특징으로 하는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로.The number of memory blocks is four, the number of data line groups in each memory block is two, each data line group is composed of four data lines, and each parity line group is four parity lines. Wherein the error correction code circuit block comprises four error correction code circuits, each error correction code circuit converts 8 bits of data into two serial / parallel conversions corresponding to each of the error correction code circuits. A data path in a semiconductor memory device having an error correction function characterized by outputting to a circuit. 제2항에 있어서, The method of claim 2, 상기 에러 교정 코드 회로 각각에 대응되는 2 개의 직/병렬 변환 회로 각각은 인가되는 데이터를 직렬 데이터로 변환함으로써, 상기 직/병렬 변환 회로 블록은 8 비트의 데이터를 출력함을 특징으로 하는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로.Each of the two serial / parallel conversion circuits corresponding to each of the error correction code circuits converts the applied data into serial data, so that the serial / parallel conversion circuit block outputs 8 bits of data. Data path in the semiconductor memory device having a. 복수의 데이터 라인들로 구성된 데이터 라인 그룹을 복수로 구비하며 복수의 데이터 라인 그룹에 대응되는 패리티 라인 그룹을 구비하는 메모리 블록을 적어도 하나 이상 구비하여, 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로에 있어서:A data path in a semiconductor memory device having an error correction function having at least one memory block including a plurality of data line groups including a plurality of data lines and having a parity line group corresponding to the plurality of data line groups. In: 각각의 데이터 라인 그룹 및 상기 패리티 라인 그룹에 대응되게 하나씩 구비되며 상기 데이터 라인들로부터 제공되는 데이터를 직렬 데이터로 변환하여 에러 교정 코드 회로로 출력하고, 상기 에러 교정 코드 회로로부터 제공되는 데이터를 병렬 데이터로 변환하여 상기 데이터 라인들로 제공하기 위한 직/병렬 변환 회로를 복수 개 구비하는 직/병렬 변환 회로 블록; 및One corresponding to each data line group and the parity line group, the data provided from the data lines are converted into serial data and outputted to an error correction code circuit, and the data provided from the error correction code circuit is parallel data. A serial / parallel conversion circuit block including a plurality of serial / parallel conversion circuits for converting the data into the data lines; And 상기 직/병렬 변환 회로 블록과 입출력 핀 사이에 배치되고, 상기 직/병렬 변환 회로 블록으로부터 패리티 비트를 포함한 데이터를 수신하여 에러 교정을 하기 위한 에러 교정 코드 회로 블록을 구비함을 특징으로 하는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로.An error correction code circuit block disposed between the serial / parallel conversion circuit block and the input / output pin and configured to receive data including parity bits from the serial / parallel conversion circuit block and perform error correction. Data path in a semiconductor memory device having a function. 제4항에 있어서,The method of claim 4, wherein 상기 메모리 블록의 개수가 4 개이며, 각각의 메모리 블록 내의 데이터 라인 그룹의 개수가 2 개이며, 각각의 데이터 라인 그룹은 4 개의 데이터 라인들로 구성되며, 각각의 패리티 라인 그룹은 4 개의 패리티 라인들로 구성되는 경우, 상기 직/병렬 변환 회로 블록은 4 비트의 패리티 비트를 포함하는 12 비트의 데이터를 상기 에러 교정 코드 회로로 순차적으로 출력함을 특징으로 하는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로.The number of memory blocks is four, the number of data line groups in each memory block is two, each data line group is composed of four data lines, and each parity line group is four parity lines. In the semiconductor memory device having an error correction function, the serial / parallel conversion circuit block sequentially outputs 12 bits of data including 4 bits of parity bits to the error correction code circuit. Data path 제5항에 있어서, The method of claim 5, 상기 에러 교정 코드 회로는 상기 12 비트의 데이터를 순차적으로 수신하여 패리티 비트가 포함되지 않은 8 비트의 데이터를 출력함을 특징으로 하는 에러 교정 기능을 갖는 반도체 메모리 장치에서의 데이터 경로.And the error correction code circuit sequentially receives the 12 bits of data and outputs 8 bits of data including no parity bits.
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