KR20080018938A - 스위칭 글래스 층을 구비한 메모리 장치 - Google Patents

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마이크론 테크놀로지, 인크
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Abstract

주석 셀레나이드 등의 금속-칼코게나이드(20)와 접촉하는 게르마늄 텔루라이드 글래스(18)를 구비한 칼코게나이드 글래스 백본 물질을 포함하는 PCRAM 등의 메모리 장치(100)와 이러한 메모리 장치를 형성하는 방법이 개시된다.

Description

스위칭 글래스 층을 구비한 메모리 장치{MEMORY DEVICE WITH SWITCHING GLASS LAYER}
본 출원은, 스위칭 글래스 층을 구비한 PCRAM 장치란 명칭으로, 2004년 8월 12일에 출원된 미국 특허 출원 시리얼 번호 10/916,421의 계속 출원(continuation-in-part)이며, 또한, 가변 저항 메모리 장치와 그 제조 방법이란 명칭으로, 2004년 7월 19일에 출원된 미국 특허 출원 시리얼 번호 10/893,299의 계속 출원이다. 이들 각각의 출원의 전체가 여기에 참고로 통합되어 있다.
본 발명은 가변 저항 물질을 사용하여 형성된 RAM(random access memory) 장치의 분야에 관한 것이다.
PCRAM(Programmable Conductive Random Access Memory) 소자를 포함하는 가변 저항 메모리 소자는 반(semi)-휘발성 및 비휘발성 랜덤 액세스 메모리 장치에 적합한 것으로 연구되어 왔다. 전형적인 PCRAM 장치에서, 칼코게나이드 글래스 백본의 저항은 안정적인 저 도전율(즉, 고 저항) 및 고 도전율(즉, 저 저항) 상태로 프로그램될 수 있다. 프로그램되지 않은 PCRAM 장치는 통상적으로 저 도전율과 고 저항 상태에 있는다.
상태 조정(conditioning) 동작은 PCRAM 장치의 금속-칼코게나이드의 도전 채 널을 형성하고, 장치의 도전율/저항률 상태를 바꾸는 도전 통로를 지원한다. 도전 물질은 장치가 소거된 후라도 글래스 백본에 남아 있게 된다. 상태 조정 동작후, 기입 동작은 PCRAM 장치를 고 도전율 상태로 프로그램하여, 금속 이온이 도전 채널을 따라서 축적된다. PCRAM 장치는 프로그램하기에 필요한 것보다 더 적은 크기의 전압을 인가함으로써 읽혀질 수 있고, 메모리 장치의 전류 또는 저항은 논리 "1" 및 "0" 상태를 정의하기 위해, 고 또는 저로 감지된다. 기입 전압에 대해 역 전압(대향 바이어스)을 인가함으로써 PCRAM이 소거될 수 있고, 도전 통로를 파괴하지만, 일반적으로 도전 채널을 손상되지 않고 남길 수 있다. 이와 같이, 이러한 장치는 적어도 2개의 도전성 상태를 갖는 가변 저항 메모리로서 동작할 수 있고, 2개의 각각의 논리 상태, 즉, 적어도 1비트의 데이터를 정의할 수 있다.
일례의 PCRAM 장치는 백본으로서 게르마늄 셀레나이드(즉, GexSe100 -x) 칼코게나이드 글래스를 사용한다. 게르마늄 셀레나이드 글래스는, 종래 기술에서, (광 또는 열) 도핑 또는 동시 증착에 의해 통합된 은(Ag)을 갖는다. 다른 예의 PCRAM 장치는, 금속층, 근사 칼코게나이드 글래스 층과 결합하여, 은 셀레나이드(예를 들면, Ag2Se), 은 설파이드(AgS), 또는 주석 셀레나이드(SnSe)의 층으로서 금속 칼코게나이드 물질을 혼합함으로써, 이러한 도핑 또는 동시 증착을 생략하고, PCRAM의 상태 조정 동안, 글래스 백본에 도전 채널과 도전 통로를 형성하기 위해 금속을 제공한다.
PCRAM 장치의 글래스 백본에 대해 적합한 물질과 그 화학량을 결정하기 위해 광범위한 연구가 행해져 왔다. 예를 들면, Ge23Se77 또는 Ge30Se70에 대조적으로 약 Ge40Se60(즉, Ge2Se3)의 화학량을 갖는 게르마늄 셀레나이드가 이러한 목적을 위해 잘 동작하는 것이 발견되었다. 금속-칼코게나이드(일반적으로, 은 셀레나이드) 층을 수반하는 Ge40Se60의 글래스 백본은 상태 조정 동안에 글래스 백본에 도전 채널이 형성될 수 있게 하고, 그 후 도전 통로를 형성하도록 프로그램될 수 있다. 금속-칼코게나이드는 상태 조정 단계에서 칼코게나이드 글래스 층과 통합된다. 특히, 상태 조정 단계는 칼코게나이드 글래스 층에 금속-칼코게나이드 물질이 통합되도록 장치의 메모리 소자 구조에 걸쳐 전위(약 0.20V)를 인가하는 것을 포함함으로써, 칼코게나이드 글래스 층내에 도전 채널을 형성한다. 새로운 Ge-Se 결합를 통해 Ge-Ge 측의 글래스 백본에 Ag2Se가 통합되어, 프로그래밍 동안에 도전 채널 내로 또는 그 밖으로 은(Ag)의 이동을 허용하는 이론이 성립된다. 후속되는 프로그램 및 소거 동안 도전 채널 내로 또는 그 밖으로의 금속(일반적으로, 은)의 이동은, 도전 채널에 따라서 도전 통로를 형성하거나 분해하여, 메모리 장치에 걸쳐 감지가능한 도전율(또는 저항) 변화를 발생시킨다.
이 화학량이 글래스를 강하게 만들고 열역학적으로 불안정한 게르마늄-게르마늄(Ge-Ge) 결합를 통합하기 때문에, Ge40Se60가 PCRAM 장치의 글래스 백본으로서 양호하게 동작하는 것으로 결정된다. 동반되는 층으로부터 제공된 은 셀레나이드 등의 다른 종들의 존재는, 인가된 전위의 존재시, Ge-Ge 결합를 파괴하고 이전에 동극 결합된 Ge과 결합하여, 도전 채널을 형성한다. 도전 채널 및 도전 통로의 형성에 대해 게르마늄 셀레나이드 칼코게나이드 글래스를 사용할 때, 이들 특징들은 이 "40/60" 화학량이 최적이 되게 한다.
게르마늄-칼코게나이드(예를 들면, Ge40Se60) 글래스 층이 PCRAM 장치에 대해 매우 바람직하고, 다른 글래스들은 장치의 스위칭 성질이나 열 제한을 개선하는데 바람직할 수 있다.
본 발명은, PCRAM 등의 저항 가변 메모리 장치에서 Ge40Se60 대신에 다른 물질로 사용될 수 있는 적합한 글래스 백본 물질을 결정하는 방법의 실시예들과, 이러한 물질로 메모리 장치를 형성하는 방법과, 이들 방법에 따라서 구성된 장치들을 제공한다.
칼코게나이드 글래스 물질은 AxB100 -x로 표현될 수 있고, 여기서, A는 주기율표의 그룹 3-15에서 선택된 비칼코게나이드 물질이고, B는 그룹 16에서 선택된 칼코게나이드 물질이다. 글래스 물질을 선택하는 방법은 다음을 포함한다: (1) 동극 결합를 나타내는 그룹 3-15로부터 비칼코게나이드 성분 A의 선택, (2) A-A 동극 결합에 대해 성분 A가 결합 친화도를 갖는 그룹 16에서 칼코게나이드 성분 B의 선택, (3) A-A 동극 결합이 형성되는 것을 허용하도록 화학량(즉, AxB100-x의 x)의 선택, (4) 선택된 화학량(즉, x)에서 글래스 AxB100 -x가, 상태 조정 전압의 인가시에(금속-칼코게나이드 층과 금속 이온이 글래스에 근사할 때), 도전 채널 및 도전 통로가 형성되는 것을 허용하는지 확인.
본 발명의 실시예에 따라서 구성된 일례의 메모리 장치는 GexTe100 -x 화학량과 거기에 근사하는 금속-칼코게나이드 층을 갖는 게르마늄 텔루라이드 글래스 백본을 메모리 셀에 대해 사용한다. 특정 실시예에서, x는 약 44와 약 53의 사이에 있다. 또한, 금속-칼코게나이드 층은 약 SnSe의 화학식을 갖는 주석 셀레나이드가 가능하다. 다른 층들은 이 글래스 백본과 금속-칼코게나이드 층과 관련지어질 수 있다.
본 발명의 상기 및 다른 특징과 장점은 첨부 도면과 함께 제공되는 다음의 상세한 설명으로부터 더 잘 이해될 것이다.
도 1 내지 3은 본 발명에 따라서 백본 물질을 선택하는데 사용될 수 있는 게르마늄 셀레나이드 글래스의 라만 시프트 분석의 그래프를 나타낸다.
도 4는 본 발명에 따르는 메모리 장치의 일 실시예를 나타낸다.
도 5는 본 발명에 따르는 메모리 장치의 일 실시예를 나타낸다.
도 6 내지 11은 본 발명의 실시예에 따르는 장치의 제조 동안 다양한 단계에서의 웨이퍼의 단면을 나타낸다.
도 12는 본 발명에 따르는 0.13㎛장치용 제1(상태 조정) 기입 및 제2(프로그래밍) 기입의 저항-전압 곡선을 나타낸다.
도 13은 본 발명에 따르는 메모리 장치를 통합하는 일례의 프로세서-기반 시 스템을 나타낸다.
도 14a-14h는 본 발명의 실시예에 따라서 제조된 장치에 열 테스트를 행한 실험 결과를 나타내는 그래프이다.
도 15는 게르마늄 텔루라이드 글래스의 라만 시프트 분석의 그래프를 나타낸다.
다음의 상세한 설명에서는, 본 발명의 다양한 특정 실시예들을 참조한다. 이들 실시예들은 본 기술에서 숙련된자가 본 발명을 실시할 수 있도록 충분히 상세히 기재되어 있다. 본 발명의 요지와 범위를 벗어나지 않으면, 다른 실시예들이 사용될 수 있고, 다양한 구조적, 논리적 및 전기적 변경이 행해질 수 있다.
다음의 설명에서 사용되는 용어 "기판"은 노출된 기판 표면을 갖는 반도체 기판을 포함하는 지지 기판을 포함할 수 있지만 여기에 한정되는 것은 아니다. 반도체 기판은 SOI(silicon-on-insulator), SOS(silicon-on-sapphire), 도핑 및 비도핑된 반도체, 베이스 반도체 기반에 의해 지지되는 실리콘의 애피택셜층 및 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 다음의 설명에서 반도체 기판 또는 웨이퍼를 참조하면, 베이스 반도체 또는 기반에 또는 그 위에 영역 또는 접합을 형성하기 위해 앞의 처리 단계들이 활용될 수 있다. 이 기판은 반도체 기반일 필요는 없고, 금속, 합금, 글래스, 폴리머, 세라믹 및 본 기술에서 주지의 임의의 다른 지지 물질을 포함하는, 그러나 여기에 한정되지는 않는, 집적 회로를 지지하기에 적합한 지지 구조일 수 있다.
용어 "칼코게나이드"는 칼코겐(주기율표의 그룹 16의 원소, 예를 들면, 황(S), 셀레늄(Se), 텔루륨(Te), 폴로늄(P) 및 산소(O))의 다양한 합금, 합성물 및 혼합물을 포함하도록 의도된다.
본 발명의 실시예들은 PCRAM 등의 가변저항 메모리 장치에서 사용하기 위해 글래스 백본 물질을 선택하는 방법을 제공한다. 백본 물질(즉, 도 4 및 5의 백본 글래스 층(18))은 식 AxB100 -x로 표현될 수 있고, 여기서, A는 주기율표의 그룹 3-15 바람직하게는, 13, 14, 15에서 선택된 비칼코게나이드 물질이고, B는 칼코게나이드 물질이다. 글래스 백본은 식(AxB100 -x)Cy로 표현될 수 있고, 여기서 C는 하나 이상의 부가적인, 선택적인 성분을 나타내며, 몇몇 글래스 화학식에서 나타날 수 있지만, 생략될 수도 있다. 그러므로, 이후의 설명에서는 간편함을 위해, 2개 성분(A, B)에 초점을 맞추기로 한다. 물질 AxB100 -x에 대한 근본적인 선택은, 동작적으로 연결되는 인접하는 금속-칼코게나이드 층(예를 들면, 도 4 및 5의 층(20))의 구성에 부분적으로 의거한다. 성분 A은 칼코게나이드 성분 B에 대해, 바람직하게는 금속-칼코게나이드 층의 칼코게나이드 물질(또한 바람직하게는 성분 B이다)에 대해 친화도를 가져야 한다. PCRAM 장치에서 양호한 글래스 백본 성질을 가지는 것으로 Ge40Se60 글래스가 실험적으로 관찰되어 왔기 때문에, AxB100 -x 식으로 표현되는 백본 물질은, Ge40Se60 글래스와 유사한 성질을 가져야 하고, 동극 결합 성질 및 금속-칼코게나이드 층에서 칼코게나이드 성분에 대해 비칼코게나이드 성분, 예를 들면 Ge의 친화도 를 가져야 한다.
이 특성들을 고려하여, 성분 A, B를 선택하고, 글래스 백본 물질에 대한 화학량을 선택하는데 있어서 우선적으로 고려해야 되는 것은, 결과의 물질이 성분 A의 열역학적으로 불안정한 동극 결합을 포함하는 것으로, 성분 A에 대한 배위수 필요를 만족하는데 불충분한 양의 성분 B가 있기만 하면, 초기에 형성된 것같이, 비칼코게나이드 합성물 A가 글래스의 다른 성분 A와 접합을 형성할 수 있는 것을 의미하고, 동극 A-A 접합 형성을 허용한다. 장치가 프로그래밍될 때 이러한 글래스 물질에서 동극 A-A 접합은 열역학적으로 불안정하여, 스스로 파괴되고, 금속-칼코게나이드 층에 대한 칼코게나이드 성분이 동극 결합에 들어가는 성분 A에 접합할 때, 도전 채널이 금속-칼코게나이드 층에 의해 글래스 백본에 형성된다. 이 성질은 물질 AxB100 -x의 화학량에 의존하고, 과도한 칼코게나이드 성분 B가 동극 A-A 접합의 형성을 금지한다.
물질 AxB100 -x과 그 화학량 대해 "과도한" 칼코게나이드 성분 B가 의미하는 것은, 동극 결합을 나타내는지 아닌지에 의해 결정될 수 있다. 라만 분석법(Raman spectroscopy)은 PCRAM 장치의 글래스 백본에 대해 물질 AxB100 -x을 선택할 때 동극 결합의 존재를 결정하기 위한 유용한 분석 툴이 될 수 있다. 라만 분석법은, 분자에 의해 양자를 비탄성적으로 분산하는 라만 효과에 기초한다. 라만 세기(count) 대 라만 시프트(cm-1)의 도면이 라만 스펙트럼이고, 도 1-3의 기초가 된다.
벌크 Ge23Se77 글래스에 대한 라만 스펙트럼인 도 1을 참조하면, 글래스가 Ge-Se 결합과 Se-Se(즉, 칼코게나이드) 결합을 통합하는 약 200cm-1과 약 260cm-1에서 피크가 라만 시프트에 의해 관찰될 수 있다. 이것은, 게르마늄 셀레나이드 글래스를 포함하는 장치를 스위칭하는데 바람직한 동극 Ge-Ge(즉, 비칼코게나이드)이 부족하기 때문에 글래스 백본에 대해 바람직하지 않은 화학량이다. 도 1과 도 2를 비교하면, 후자는 벌크 Ge40Se60 글래스에 대한 라만 스펙트럼이고, Ge-Ge 동극 결합에 대응하는 약 175cm-1에서 라만 시프트 피크를 나타내고, Ge-Se 결합에 대응하는 약 200cm-1에서 피크를 나타낸다. Ge40Se60에서 발견된 비칼코게나이드(즉, Ge-Ge) 동극 결합의 널리 퍼짐은 PCRAM의 글래스 백본에 대한 물질에서 구해진 특징이다. 이 특징은 또한 도 3에 나타낸 것같이 라만 스펙트럼을 사용하는 Ge40Se60의 박막에서 보여질 수 있다. 라만 스펙트럼의 유사한 비교가 물질에서 비칼코게나이드 성분(즉, A-A)의 동극 결합을 도시하는 피크를 나타내는 스펙트럼을 구하기 위해 화학량을 변화시키는 다른 물질 AxB100 -x에 대해 행해지고, 글래스 백본에 대해 적합한 성질을 갖고 있는 것을 나타낸다.
상기 서술된 바람직한 특성을 고려하면, 적합한 글래스 백본을 검출하는 방법은 다음 단계에 의해 행해진다: (1) 동극 결합을 나타내는 그룹 3-15에서 비칼코게나이드 성분 A의 선택, (2) A-A 동극 결합에 대해, 성분 A가 결합 친화도을 갖는 그룹 16에서 칼코게나이드 성분 B의 선택, (3) 열역학적으로 불안정한 글래스에 대해 준비되고, 동극 A-A 결합의 형성을 허용하는 화학량(AxB100-x)의 선택, (4) 선택된 화학량(즉, x)에서 글래스 AxB100 -x가, 상태 조정 전압의 인가시에(금속-칼코게나이드, 예를 들면, MyB100 -y와 금속 이온이 글래스에 근사할 때), 도전 채널 및 도전 통로가 형성되는 것을 허용하는지 확인.
글래스 백본 물질 AxB100 -x를 선택하기 위해 상기 논의된 방법을 사용하여, 적어도 4개가 PCRAM 장치에서 사용하기에 바람직한 것이 발견되어 왔다. 이들 물질은 화학식 As50Se50으로 표현되는 비소 셀레나이드, 화학식 Sn50Se50으로 표현되는 주석 셀레나이드, 화학식 SbXSe100 -X로 표현되는 안티모니 셀레나이드 및 화학식 GeXTe100 -X로 표현되는 게르마늄 텔루라이드를 포함한다. 도 15에 나타낸 것같이, 게르마늄 텔루라이드 글래스의 라만 시프트 피크는 약 140 counts/cm-1(Ge-Ge 결합용)과 약 180 counts/cm-1(Te-Te 결합용) 에 있고, PCRAM용 글래스의 적어도 하나의 바람직한 특성을 나타낸다. 각각의 이들 예의 물질은 성분 B에 대해서 셀레늄 또는 텔루륨을 포함하지만, 다른 칼코게나이드가 또한 사용될 수 있다.
본 발명을, 실시예들을 나타내고 있고, 동일한 참조 번호로 동일한 구성 요소를 나타내고 있는 다른 도면들을 참조하여 설명한다. 도 4는 본 발명에 따라서 구성된 메모리 장치(100)의 일 실시예를 나타낸다. 도 4에 나타낸 장치(100)는 기 판(10)에 의해 지지된다. 기판(10) 위에는, 그렇게 반드시 직접적으로는 아니지만, 도시된 장치(100)에 대해 또한, 도시된 장치(100)의 일부인 메모리 어레이의 일부의 다른 복수의 유사한 장치에 대해, 상호 접속하게 동작하는 도전 어드레스 라인(12)이 있다. 기판(10)과 어드레스 라인(12) 사이에 선택적인 절연층(비도시)을 통합하는 것이 가능하고, 이것은 기판이 반도체 기반이면 더 바람직하다. 도전 어드레스 라인(12)은, 도핑된 폴리실리콘, 은(Ag), 금(Au), 동(Cu), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 플라티늄(Pt), 티타늄(Ti) 및 다른 물질 등과 같이, 상호 접속 라인을 제공하기에 유용한 것으로 본 기술에서 주지의 물질이 될 수 있다.
어드레스 라인(12) 위에는, 절연층(14) 내에 한정될 수 있고(또는 공통 블랭킷 전극층도 될 수 있다; 비도시), 또한 어드레스 라인(12) 위에 있는 제1 전극(16)이 있다. 이 전극(16)은, 칼코게나이드 글래스로 이동하지 않는 어떠한 도전 물질이 될 수 있지만, 텅스텐(W)이 바람직하다. 절연층(14)은 금속 이온의 이동을 허용하지 않아야 되면, 질화 규소(Si3N4) 등의 질화물, 저유전율 물질, 절연 글래스 또는 절연 폴리머가 가능하지만, 이러한 물질에 한정되지는 않는다.
메모리 소자, 즉, 정보를 저장하는 메모리 장치(100)의 일부는 제1 전극(16) 위에 형성된다. 도 4에 나타낸 실시예에서, 칼코게나이드 글래스 층(18)이 제1 전극(16) 위에 설치된다. 칼코게나이드 글래스 층(18)은 화학식 AxB100 -x를 가지고, 상기 서술되어 있는 것같이, A는 비칼코게나이드 성분이고, B는 칼코게나이드 성분이다. 물질 AxB100 -x은 상기 기재되어 있는 것같이 적절한 성질(예를 들면, 동극 결합, 동극 결합 강도, 열역학 불안정성 등)과 적절한 화학량을 갖는 많은 물질이 가능하지만, 상기 서술된 방법론을 따르기에 적합하다고 발견되는 Sn50Se50, SbxSe100 -x, As50Se50 및 GexTe100 -x중에서 적합하게 선택된다. 화학식 GexTe100 -x을 갖는 게르마늄 텔루라이드(여기서 x는 약 44 및 53 사이에 있고)는 층(18)에 적합한 물질이다. 더 바람직하게는, x는 46과 51 사이에 있고, 더 바람직하게는, x는 약 47이다. 이것은 Ge46Te54내지 Ge51Te49로서 기입될 수 있다. 도 15의 라만 데이터에 의해 나타낸 것같이, 이러한 글래스에 대해 게르마늄 텔루라이드는 바람직한 Ge-Ge 동극 결합을 나타내기 때문에, 칼코게나이드 글래스 층(18)에 대해서 게르마늄 텔루라이드를 선택하는 것이 특히 바람직하다. 또한, 주석 셀레나이드(SnSe)의 금속 칼코게나이드 층(20)이 사용될 때, 메모리 장치의 동작 중에 금속(예를 들면, 은) 이온 이동에 대한 채널의 전개와 Ge-Se 접합의 형성을 위해 주석 셀레나이드가 사용된다.
칼코게나이드 글래스 층(18)은 약 100Å과 약 1000Å 두께의 사이가 바람직하고, 약 두께 300Å이 가장 바람직하다. 층(18)은 단일 층의 글래스일 필요는 없고, 동일하거나 상이한 화학량을 갖는 칼코게나이드 글래스의 다중 서브층으로 구성되어도 된다. 칼코게나이드 글래스 층(18)은 하부 전극(16)과 전기적으로 접촉한다.
칼코게나이드 글래스 층(18) 위에는, 임의의 금속으로부터 선택될 수 있는 금속 성분 M과, 글래스 백본 층(18)에서와 동일한 칼코게나이드인 것이 바람직한 칼코게나이드 성분 B의 임의의 조합이 될 수 있고, 화학식 MyB100 -y로 표현될 수 있는 금속-칼코게나이드 층(20)이 있다. 글래스 백본 층(18) 물질로서, 다른 성분이 추가될 수 있지만, 금속-칼코게나이드는 간편하게 하기 위해 2개 성분 A, B로만 서술한다. 금속-칼코게나이드는 예를 들면, 은 셀레나이드(AgySe, y는 약 20이다), 또는 바람직하게, 주석 셀레나이드(Sn10+/-ySe, y는 10과 0 사이에 있는다)일 수 있다. 금속-칼코게나이드 층(20)은 약 500Å인 것이 바람직하지만, 그 두께는 하부의 칼코게나이드 글래스 층(18)의 두께에 부분적으로 의존한다. 금속-칼코게나이드 층(20)과 하부의 칼코게나이드 글래스 층(18)의 두께의 비는 약 5:1 및 약 1:1 사이에 있어야 하며, 약 2.5:1인 것이 더 바람직하다.
도 4를 또한 참조하면, 금속층(22)은 배타적으로 은인 것이 아니면, 일부 은을 바람직하게 포함하는 금속층(22)으로, 금속-칼코게나이드 층(20)위에 설치된다. 금속층(22)은 약 500Å 두께이어야 한다. 금속 층(22)은 메모리 장치(100)의 스위칭 동작을 보조한다. 금속 층(22) 위에 제2 전극(24)이 있다. 제2 전극(24)은 제1 전극(16)과 동일한 물질로 만들어질 수 있지만, 그것이 요구되는 것은 아니다. 도 4에 나타낸 보기의 실시예에서, 제2 전극(24)은 텅스텐(W)인 것이 바람직하다. 장치(100)는 절연층(26)에 의해 분리될 수 있다.
도 5는 본 발명에 따라서 구성된 메모리 장치(101)의 다른 보기의 실시예를 나타낸다. 메모리 장치(101)는 도 4의 메모리 장치(100)와 많은 유사성을 가지고, 동일한 도면 부호로 지정된 층은 도 4에 나타낸 실시예와 관련하여 기술된 것과 동일한 물질이고, 동일한 두께는 갖는 것이 바람직하다. 예를 들면, 제1 전극(16)은 텅스텐인 것이 바람직하다. 칼코게나이드 글래스 층(18) 물질 AxB100 -x은 상기 서술된 방법론에 따라서 선택되어, 게르마늄 텔루라이드가 가능하고, 약 150Å 두께인 것이 바람직하다. 도 4의 장치(100)으로, 금속-칼코게나이드 층(20)은 임의의 조합 MyB100-y이 가능하지만, 주석 셀레나이드가 가능하고, 약 470Å 두께인 것이 바람직하다. 금속층(22)은 일부 은을 포함하는 것이 바람직하지만, 대부분 또는 전체가 은이어도 되고, 약 200Å두께인 것이 바람직하다. 장치(100)와 장치(101) 사이의 주요 차이는 부가적인 제2 및 제3 칼코게나이드 층(18a, 18b)을 장치(101)에 추가하는 것이다.
제2 칼코게나이드 글래스 층(18a)은 금속-칼코게나이드 층(20) 위에 형성되고, 약 150Å 두께인 것이 바람직하다. 이 제2 칼코게나이드 글래스 층(18a)위에는 금속층(22)이 있다. 금속층(22) 위에 바람직하게 약 100Å 두께를 갖는 제3 칼코게나이드 글래스 층(18b)이 있다. 제3 칼코게나이드 글래스 층(18b)은 후속되는 전극 형성에 대해 접착층을 제공한다. 도 4의 층(18)으로서, 층(18a, 18b)은 반드시 단일층이 아니어도 되고, 다중 서브 층으로 구성될 수 있다. 또한, 제2 및 제3 칼코게나이드 글래스 층(18a, 18b)은 제1 칼코게나이드 글래스 층(18)과 서로 다른 물질로 구성될 수 있다. 층(18a, 18b)에 바람직한 글래스 물질은 게르마늄 셀레나이드(GexSe100-x)이고, 더 바람직하게는 Ge2Se3이지만, 게르마늄 텔루라이드(GexTe100 -x), 비소 셀레나이드(AsxSe100 -x), 주석 셀레나이드(SnxSe100 -x), 안티몬 셀레나이 드(SbxSe100 -x), 게르마늄 설파이드(GexS100 -x) 및 게르마늄(Ge), 은(Ag) 및 셀레늄(Se)의 조합을 포함하는 다른 물질도 또한 유용할 수 있다. 제2 전극(24)은 텅스텐(W)인 것이 바람직하지만, 다른 물질이어도 된다.
도 14a-14h에 나타낸 것같이, 상기 서술된 실시예에 따르는 PCRAM 장치(도 15)는 가변 열 조건하에서 메모리 동작에 대해 실험적으로 테스트된다. 각 챠트(도 14a-14h)는 각 PCRAM 장치의 열테스트 세트를 나타낸다. 도 5에 나타낸 장치와 유사하게, 각 테스트된 장치는 텅스텐(W) 제1 전극(예를 들면, 층(16)), 300Å 게르마늄 텔루라이드(GexTe100 -x, x
Figure 112008000838854-PCT00001
44 내지 53) 층(예를 들면, 층(18)), 그 위에 900Å 주석 셀레나이드(SnSe) 층(예를 들면, 층(20)), 그 위에 150Å 게르마늄 셀레나이드(Ge2Se3) 층(예를 들면, 층(18a)), 그 위에 500Å 은(Ag) 층(예를 들면, 층(22)), 그 위에 100Å 게르마늄 셀레나이드(Ge2Se3) 층(예를 들면, 층(18b)), 그 위에 텅스텐(W) 제2 전극(예를 들면, 층(24))을 갖는다.
도 14a-14h의 챠트 상에 나타낸 온도에서 온도-제어가능 쳐크 및 DC 프로그래밍 10 장치 위에, PCRAM 장치를 지지하는 웨이퍼를 위치시켜서 테스트가 행해진다. DC 프로빙 과정이 각 장치 위에서 다음과 같이 행해진다. (1) 초기 저항(Ri)을 결정하기 위해 0 내지 800 mV의 전위와 10 mV에서 셀의 저항을 스윕, (2) 기입 저항(Rw1)을 구하기 위해 0 내지 10 mV의 전위 스윕 및 10 mV에서 저항 기록; (3) 소거 전압과 소거 전류를 결정하기 위해 0 내지 1 V의 장치 스윕 및 장치가 소거된 전위 및 그 소거 전위에서의 전류 기록; (4) 0 내지 800 mV에서 장치 스윕 및 10 mV에서(이것은 Rerase) 저항 판독 및 장치가 스위칭된(즉, 기입된; Vw2) 전위 기록; (5) 0 내지 10 mV에서 전위 스윕 및 10 mV에서(이것은 Rw2) 저항 기록. 도 14a-14h의 챠트는 챠트의 x축을 따라서 나타낸 온도에서 본 발명에 따라서 구성된 10 실험 장치에 대해서 이들 측정된 파라미터(즉, Vw1, Vw2, Ri, 소거 전류, 소거 전압, Rw1, Rw2, R소거)를 나타낸다. 그 결과는 게르마늄 텔루륨 기반 PCRAM 셀이 메모리 장치에서 사용하기에 적합한 내열성을 갖는 것을 나타낸다.
상기 서술된 실시예들은 본 발명의 일례의 실시예이지만, 제1 전극층(16)과 어드레스 라인 층(12)을 결합한 다른 예의 실시예도 사용될 수 있다.
또 다른 예의 실시예는 메모리 셀 체의 블랭킷 층(예를 들면, 도 4의 층 16, 18, 20, 22)을 사용할 수 있고, 메모리 셀은 기판(10) 위의 제2 전극(24)의 위치에 의해 국부적으로 정의된다. 또 다른 예의 실시예는 비아 내에 메모리 장치를 형성할 수 있다. 상기 나타내고 논의된 실시예들에서 특별히 개시되지는 않았지만, 배리어층 또는 합금-제어 층 등의 부가 층이 본 발명의 범위를 벗어나지 않으면 본 발명에 따르는 장치에 추가될 수 있다.
도 6-11은 도 1에 나타낸 것같이 메모리 장치(100)의 제조 동안의 웨이퍼의 단면도를 나타낸다. 도 6-11에 나타낸 처리 단계들은 대부분 도 1의 메모리 장치(100)를 나타내지만, 본 기술에서 숙련된 자에 의해 이해될 수 있으면 다른 실시예들의 메모리 장치(예를 들면, 도 5의 장치(101))를 제조하기 위해, 논의된 방법과 기술이 또한 사용될 수 있다.
도 6에 나타낸 것같이, 기판(10)이 설치된다. 상기 지시된 것같이, 기판(10)은 본 기술에서 주지와 같이 반도체 기반 또는 지지 구조로서 유용한 다른 물질일 수 있다. 원하면, 선택적 절연층(비도시)이 기판(10) 위에 형성될 수 있고, 선택적 절연층은 본 기술에서 사용되는 질화 실리콘 또는 절연 물질일 수 있다. 기판(10)(또는 원하면 선택적 절연층) 위에, 도전 어드레스 라인(12)이, 도핑된 폴리 실리콘, 알루미늄, 플라티늄, 은, 금, 니켈 등, 그러나 바람직하게 텅스텐의 도전 물질을 증착하고, 예를 들면, 포토리소그래피 기술로 하나 이상의 도전 라인을 패터닝하고, 어드레스 라인(12)을 정의하기 위해 에칭하여 형성된다. 도전 물질은 스퍼터링, 화학 기상 증착, 플라즈마 개선된 화학 기상 증착, 증발 또는 도금 등의 본 기술에서 주지의 기술을 사용하여 증착될 수 있다.
도 6을 또한 참조하면, 어드레스라인 위에 절연층(14)이 형성되어 있다. 이 층(14)은 질화 실리콘, 저유전율체, 금속(예를 들면, 은, 동, 또는 다른 금속) 이온 이동을 허가하지 않는 본 기술에서 알려진 다른 절연체일 수 있고, 본 기술에서 주지의 방법에 의해 증착될 수 있다. 절연 층의 개구(14a)는 예를 들면 포토리소그래피 및 에칭 기술에 의해 만들어짐으로써, 아래의 어드레스 라인(12)의 일부를 노출한다. 개구(14a) 내에 절연층(14) 위 및 어드레스 라인(12) 위에 도전 물질, 바람직하게는 텅스텐(W)이 형성된다. 화학 기계 연마 단계가 활용되어, 절연층(140 위에서 도전 물질을 제거하고, 어드레스 라인(12) 위에 제1 전극(16)으로서 두고, 웨이퍼를 평탄화한다.
도 7은 처리의 후속되는 단계에서 도 6의 웨이퍼의 단면을 나타낸다. 메모리 장치(100)(도 4)를 구성하는 일련의 층들은 웨이퍼 위에 블랭킷 증착된다. 제1 전극(16)과 절연층(14) 위에 약 300Å의 바람직한 두께로 칼코게나이드 글래스 층(18)이 형성된다. 칼코게나이드 글래스 층은 GexTe100 -x이고, x는 약 44 내지 53이지만, As50Se50, Sn50Se50,SbxSe100 -x 등의 다른 물질에서 선택될 수 있고, 상기 서술된 것같이, 메모리 기능에 대해 적합한 화학량의, 적절한 특성을 갖는 많은 물질 AxB100-x에서 선택될 수 있다.
칼코게나이드 글래스 층(18)을 선택하는 단계는 다음을 포함한다: (1) 동극 결합를 나타내는 그룹 3-15로부터 비칼코게나이드 성분 A의 선택, (2) A-A 동극 결합에 대해 성분 A가 결합 친화도를 갖는 그룹 16에서 칼코게나이드 성분 B의 선택, (3) 열역학적으로 불안정한 동극 A-A 결합에 대해 설치되는 화학량(즉, AxB100-x의 x)의 선택, (4) 선택된 화학량(즉, x)에서 글래스 AxB100 -x가, 상태 조정 전압의 인가시에, 금속-칼코게나이드 층(20)이 글래스 층(18)에 근사할 때, 도전 채널 및 도전 통로가 형성되는 것을 허용하는지 확인. 일단 물질이 선택되면, 칼코게나이드 글래스 층(18)의 증착이, 증발 기술 또는 화학 기상 증착 등의 적합한 방법에 의해 완성될 수 있지만, 바람직한 기술이 스퍼터링 또는 동시 스퍼터링을 활용한다.
도 7을 또한 참조하면, 금속-칼코게나이드 층(20), 예를 들면, MyB100 -y가 칼코게나이드 글래스 층(18) 위에 형성된다. 게르마늄 텔루라이드가 칼코게나이드 글래스 층(18)이 사용될 때 특히, 금속-칼코게나이드 층(20)은 주석 셀레나이 드(SnSe)인 것이 바람직하다. 물리적 기상 증착, 화학적 기상 증착, 동시 증발, 스퍼터링, 또는 본 기술에서 알려진 다른 기술이 층(20)을 약 500Å의 바람직한 두께로 증착하기 위해 사용될 수 있다. 다시, 층(20)의 두께는 부분적으로 층(18)의 두께에 기초하여 선택되고, 하부의 칼코게나이드 글래스 층(18)의 두께에 대한 금속-칼코게나이드 층(20)의 두께의 비는 바람직하게 약 5:1, 더 바람직하게는 2.5:1이다. 도 6-11과 비교하여 아웃라인된 처리 단계가 본 발명에 따르는 다른 장치의 형성을 위해 채택될 수 있으므로, 예를 들면, 층들이 블랭킷-증착된 형태로 남겨질 수 있고, 배리어 또는 합금-제어 층이 금속-칼코게나이드 층(20)에 근접하여 형성될 수 있거나, 그 다른 측 위에, 또는 층들은 비아 내에 형성될 수 있다.
도 7을 또한 참조하면, 금속층(22)이 금속-칼코게나이드 층(20) 위에 형성된다. 배타적으로 은(Ag)이 아니라면, 금속 층(22)은 바람직하게 적어도 몇몇 은(Ag)을 통합하지만, 구리(Cu) 또는 천이 금속 뿐아니라 다른 금속일 수도 있고, 약 300Å의 바람직한 두께로 형성될 수 있다. 금속층(22)은 본 기술에서 주지의 기술에 의해 증착될 수 있다.
도 7을 또한 참조하면, 금속층(22) 위에, 도전 물질이 제2 전극(24)에 대해 증착된다. 또한, 도전 물질은 도전 전극에 대해 적합한 물질일 수 있지만, 바람직하게는 텅스텐, 그러나, 예를 들면 질화 티타늄 또는 탄탈륨 등의 다른 물질도 사용될 수 있다.
도 8을 참조하면, 포토레지스터 층(28)이 정상 전극(24) 층 위에 증착되고, 마스크되고, 패터닝되어, 메모리 장치(100)에 대해 스택을 지정하지만, 이것은 하 나의 메모리 어레이의 복수의 메모리 장치중 하나이다. 층(18, 20, 22, 24)의 일부를 제거하기 위해 에칭 단계가 사용되고, 절연층(14)이 에칭 스탑(stop)으로서 사용되어, 도 9에 나타낸 것같은 스택이 남는다. 포토 레지스트(30)가 제거되어, 도 9에 나타낸 것같이, 실질적으로 완전한 메모리 소자(100)가 남겨진다. 절연층(26)은 장치(100) 위에 형성되어 도 4, 10 및 11에 의해 나타낸 구조를 얻는다.이러한 격리 단계 다음에, 본 기술에서 주지의 기술로서, 메모리 장치(100)가 일부로 들어가 있는 집적 회로의 다른 회로(예를 들면, 논리 회로, 센스 증폭기 등)와의 접속(비도시)을 형성한다.
도 10에 나타낸 것같이, 칼코게나이드 글래스층(18)에 도전 채널을 형성하기 위해, 금속-칼코게나이드 층(20)으로부터 칼코게나이드 글래스층(18)으로 금속을 통합하기 위해 약 0.20V의 전압 펄스를 인가함으로써, 상태 조정 단계가 실행된다. 메모리 장치(100)의 동작 동안 약 0.17V의 프로그래밍 펄스의 인가시에, 도전 채널(30)은 도전 통로(32)를 지지한다.
상기 서술된 실시예는, 메모리 어레이의 일부가 될 수 있는, 본 발명에 따르는 단지 몇 개의 가능한 저항 가변 메모리 장치 구조(예를 들면, PCRAM)의 형성을 언급하고 있다. 그러나, 본 발명의 진의 내에서, 메모리 어레이로서 제조될 수 있고, 메모리 소자 액세스 회로와 동작가능한, 다른 메모리 구조의 형성을 검토할 수 있다.
도 12는, 도 4 및 도 5에 나타낸 장치(100 또는 101) 등의 0.13㎛ 장치에 대해서 각각 상태 조정 전압에 대응하는 제1 기입 및 프로그래밍 전압에 대응하는 제 2 기입의 저항-전압 곡선을 나타낸다. 도 12의 곡선으로 나타낸 장치는 As50Se50 칼코게나이드 글래스층(18)을 갖는다(도 4 및 5 참조). 도 12는 제1 기입이 제2 기입 보다 약간 높은 전위에 있는 것을 나타낸다(즉, 0.17V에 비교하여 약 0.2V, 각각). 이것은, 도전 채널(30)을 형성함으로써, 제1 기입이 도 10에 나타낸 처리에 따라서 장치를 상태 조정하여, 제1 기입 뒤에 손상되지 않고 남아 있기 때문이다. 상태 조정 기입에 의해 안정적인 도전 채널(30)이 이미 형성되고, 도전 통로(32)가 보다 쉽게 형성되기 때문에 제2 기입은 더 적은 전압을 요구한다. 이들 기입 전압의 인가는 장치를 비휘발성 높은 도전율, 낮은 저항률, 메모리 상태로 프로그램한다. 본 발명에 따라서 선택된 칼코게나이드 글래스층(18)을 활용하는 이들 관찰된 프로그래밍 파라미터는, 글래스 백본으로서 Ge40Se50이 사용될 때에도 테스트된 장치가 잘 동작하는 것을 나타낸다.
As50Se50 칼코게나이드 글래스층(예를 들면, 층(18))을 갖는 장치에 대한 소거 전위는 Ge40Se50 글래스를 갖는 장치와 또한 유사하다. 이 소거 전압 곡선은 도 12에 도시되어 있지 않지만, 소거 전위는 약 -0.06V이고, 장치를 비휘발성 고저항, 저도전율 메모리 상태로 되돌린다.
도 13은 본 발명의 실시예에서 따라서 조립된 가변 저항 메모리 장치(예를 들면, 장치(100, 101))를 사용하는 메모리 회로(448), 예를 들면, PCRAM 장치를 포함하는 전형적인 프로세서 시스템(400)을 나타낸다. 컴퓨터 시스템과 같은 프로세서 시스템은 일반적으로, 마이크로 프로세서, 디지털 신호 프로세서, 또는 다른 프 로그램가능한 디지털 논리 회로 등의 CPU(central processing unit)(444)를 포함하고, 버스(452)를 통해 I/O(input/output) 장치(446)와 통신한다. 메모리 회로(448)는 일반적으로 메모리 컨트롤러를 통해 버스(452)를 거쳐 CPU(444)와 통신한다.
컴퓨터 시스템의 경우에, 프로세서 시스템은 플로피 디스크 장치(454)와 CD(compact disc) ROM 드라이브(456) 등의 주변 장치를 포함할 수 있고, 버스(452)를 통해 CPU(444)와 통신한다. 메모리 회로(448)는 집적회로로서 바람직하게 구성되고, 하나 이상의 저항 가변 메모리 장치, 예를 들면, 장치(100)를 포함한다. 원한다면, 메모리 회로(448)는 단일 집적 회로에서 프로세서, 예를 들면 CPU(444)와 결합될 수 있다.
상기 설명 및 도면은 본 발명의 특징과 장점을 달성하는 보기의 실시예들의 나타낸 것으로 고려되어야 한다. 본 발명의 진의와 범위를 벗어나지 않으면 특정 처리 조건과 구조에 대한 수정과 변경이 행해질 수 있다. 따라서, 본 발명은 상기의 설명 및 도면에 의해 제한되는 것으로 고려되지 않고, 첨부된 청구 범위에 의해서만 제한된다.
신규한 것으로 청구되고, 미국의 특허권에 의해 보호받고자 하는 것은 다음과 같다.

Claims (51)

  1. 제1 전극과 제2 전극을 설치하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 금속 칼코게나이드 층을 설치하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에, 상기 금속 칼코게나이드 층과 접촉하는 게르마늄 텔루라이드 글래스를 설치하는 단계를 포함하는, 메모리 장치 형성 방법.
  2. 청구항 1에 있어서,
    상기 금속 칼코게나이드 층은 상기 칼코게나이드 글래스 층과 상기 제2 전극 사이에 있는, 메모리 장치 형성 방법.
  3. 청구항 1에 있어서,
    상기 금속 칼코게나이드 층은 은 셀레나이드를 포함하는, 메모리 장치 형성 방법.
  4. 청구항 1에 있어서,
    상기 금속 칼코게나이드 층은 주석 셀레나이드를 포함하는, 메모리 장치 형성 방법.
  5. 청구항 4에 있어서,
    상기 금속 칼코게나이드 층과 상기 제2 전극 사이에 금속층을 설치하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  6. 청구항 5에 있어서,
    상기 금속 층은 은을 포함하는, 메모리 장치 형성 방법.
  7. 청구항 5에 있어서,
    상기 금속 칼코게나이드 층과 상기 금속층 사이에 제1 칼코게나이드 글래스 층을 설치하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  8. 청구항 7에 있어서,
    상기 금속층과 상기 제2 전극 사이에 제2 칼코게나이드 글래스 층을 설치하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  9. 청구항 1에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인, 메모리 장치 형성 방법.
  10. 청구항 1에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 46 내지 51인, 메모리 장치 형성 방법.
  11. 청구항 1에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 47인, 메모리 장치 형성 방법.
  12. 기판 위에 제1 전극을 형성하는 단계;
    상기 제1 전극 위에, 게르마늄 텔루라이드 글래스 층과 주석 셀레나이드 층을 포함하는 메모리 체를 형성하는 단계;
    상기 메모리 체 위에 칼코게나이드 글래스 층을 형성하는 단계;
    상기 칼코게나이드 글래스 층 위에 은 함유 층을 형성하는 단계;
    상기 은 함유 층 위에 접착층을 형성하는 단계;
    상기 접착층 위에 제2 전극을 형성하는 단계를 포함하는, 메모리 셀 형성 방법.
  13. 청구항 12에 있어서,
    상기 게르마늄 텔루라이드 글래스 층은 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인, 메모리 셀 형성 방법.
  14. 청구항 12에 있어서,
    상기 게르마늄 텔루라이드 글래스 층은 화학식 GexTe100 -x를 가지며, x는 약 46 내지 51인, 메모리 셀 형성 방법.
  15. 청구항 12에 있어서,
    상기 게르마늄 텔루라이드 글래스 층은 화학식 GexTe100 -x를 가지며, x는 약 47인, 메모리 셀 형성 방법.
  16. 청구항 12에 있어서,
    상기 게르마늄 텔루라이드 글래스 층은 상기 제1 전극과 접촉하는, 메모리 셀 형성 방법.
  17. 청구항 12에 있어서,
    상기 메모리 셀의 다양한 층이 수직으로 배열되어 있는, 메모리 셀 형성 방법.
  18. 청구항 12에 있어서,
    상기 칼코게나이드 글래스 층은 Ge2Se3인, 메모리 셀 형성 방법.
  19. 청구항 12에 있어서,
    상기 접착층은 Ge2Se3인, 메모리 셀 형성 방법.
  20. 기판을 설치하는 단계;
    상기 기판 위에 제1 텅스텐 전극을 형성하는 단계;
    상기 제1 텅스텐 전극 위에 게르마늄 텔루라이드 층을 형성하는 단계로서, 상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인, 단계;
    상기 게르마늄 텔루라이드 층 위에 주석 셀레나이드층을 형성하는 단계;
    상기 주석 셀레나이드 층 위에 제1 게르마늄 셀레나이드 층을 형성하는 단계;
    상기 제1 게르마늄 셀레나이드 층 위에 은 함유 층을 형성하는 단계;
    상기 은 함유 층 위에 제2 게르마늄 셀레나이드 층을 형성하는 단계;
    상기 제2 게르마늄 셀레나이드 층 위에 제2 텅스텐 전극을 형성하는 단계; 및
    상기 게르마늄 텔루라이드 층 내에 도전 채널을 형성하는 단계를 포함하는, 메모리 셀 형성 방법.
  21. 제1 전극;
    제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 있고, 게르마늄 텔루라이드 층 및 상기 게르마늄 텔루라이드 층과 상기 제2 전극 사이의 금속 칼코게나이드 층을 포함하는 메모리 소자를 포함하는, 메모리 장치.
  22. 청구항 21에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인, 메모리 장치.
  23. 청구항 21에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 46 내지 51인, 메모리 장치.
  24. 청구항 21에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 47인, 메모리 장치.
  25. 청구항 21에 있어서,
    상기 금속 칼코게나이드 물질을 포함하는 도전 채널을 상기 게르마늄 텔루라이드 층 내에 더 포함하는, 메모리 장치.
  26. 청구항 25에 있어서,
    상기 도전 채널과 관련된 도전 통로를 더 포함하고, 상기 메모리 장치가 제1 메모리 상태로 프로그램되어 있을 때, 상기 도전 통로가 설치되는, 메모리 장치.
  27. 청구항 21에 있어서,
    상기 금속 칼코게나이드 물질은 주석 셀레나이드를 포함하는, 메모리 장치.
  28. 청구항 21에 있어서,
    상기 금속 칼코게나이드 층과 상기 제2 전극 사이에 금속층을 더 포함하는, 메모리 장치.
  29. 청구항 28에 있어서,
    상기 금속 칼코게나이드 층과 상기 금속층 사이에 칼코게나이드 글래스 층을 더 포함하는, 메모리 장치.
  30. 청구항 29에 있어서,
    상기 금속층과 상기 제2 전극 사이에 제2 칼코게나이드 글래스 층을 더 포함하는, 메모리 장치.
  31. 청구항 21에 있어서,
    상기 메모리 장치는 프로세서 시스템의 일부인, 메모리 장치.
  32. 기판 위의 제1 전극;
    상기 제1 전극 위의 게르마늄 텔루라이드 층;
    상기 게르마늄 텔루라이드 층 위의 주석 셀레나이드층;
    상기 주석 셀레나이드 층 위의 제1 게르마늄 셀레나이드 층;
    상기 제1 게르마늄 셀레나이드 층 위의 은 함유 층;
    상기 은 함유 층 위의 제2 게르마늄 셀레나이드 층; 및
    상기 제2 게르마늄 셀레나이드 층 위의 제2 전극을 포함하는, 메모리 셀.
  33. 청구항 32에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인, 메모리 셀.
  34. 청구항 32에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 46 내지 51인, 메모리 셀.
  35. 청구항 32에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 47인, 메모리 셀.
  36. 청구항 32에 있어서,
    상기 금속 칼코게나이드 물질을 포함하는 도전 채널을 상기 게르마늄 텔루라이드 층 내에 더 포함하는, 메모리 셀.
  37. 청구항 36에 있어서,
    상기 도전 채널과 관련된 도전 통로를 더 포함하고, 상기 메모리 장치가 제1 메모리 상태로 프로그램되어 있을 때, 상기 도전 통로가 설치되는, 메모리 셀.
  38. 청구항 32에 있어서,
    상기 제1 및 제2 게르마늄 셀레나이드 층은 Ge2Se3를 포함하는, 메모리 셀.
  39. 청구항 32에 있어서,
    상기 셀을 구성하는 상기 층들은 수직으로 쌓여지는, 메모리 셀.
  40. 청구항 32에 있어서,
    상기 셀을 구성하는 상기 층들은 서로 접촉하는, 메모리 셀.
  41. 기판;
    상기 기판 위의 제1 텅스텐 전극;
    상기 제1 텅스텐 전극 위에 있고, 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인 게르마늄 텔루라이드 층;
    상기 게르마늄 텔루라이드 층 위의 주석 셀레나이드층;
    상기 주석 셀레나이드 층 위의 제1 게르마늄 셀레나이드 층;
    상기 제1 게르마늄 셀레나이드 층 위의 은 함유 층;
    상기 은 함유 층 위의 제2 게르마늄 셀레나이드 층;
    상기 제2 게르마늄 셀레나이드 층 위의 제2 텅스텐 전극; 및
    상기 게르마늄 텔루라이드 층 내의 도전 채널을 포함하는, PCRAM 메모리 셀.
  42. 프로세서와 메모리 장치를 포함하는 프로세서 시스템으로서,
    상기 메모리 장치는,
    제1 전극;
    제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 있고, 게르마늄 텔루라이드 층 및 상기 게르마늄 텔루라이드 층과 상기 제2 전극 사이의 금속 칼코게나이드 층을 포함하는 메모리 소자를 포함하는, 프로세서 시스템.
  43. 청구항 42에 있어서,
    상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 44 내지 53인, 프로세서 시스템.
  44. 청구항 42에 있어서,
    상기 메모리 장치의 상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 46 내지 51인, 프로세서 시스템.
  45. 청구항 42에 있어서,
    상기 메모리 장치의 상기 게르마늄 텔루라이드 층은 화학식 GexTe100 -x를 가지며, x는 약 47인, 프로세서 시스템.
  46. 청구항 42에 있어서,
    상기 금속 칼코게나이드 물질을 포함하는 도전 채널을, 상기 메모리 장치의 상기 게르마늄 텔루라이드 층 내에 더 포함하는, 프로세서 시스템.
  47. 청구항 42에 있어서,
    상기 도전 채널과 관련된 도전 통로를 더 포함하고, 상기 메모리 장치가 제1 메모리 상태로 프로그램되어 있을 때, 상기 도전 통로가 설치되는, 프로세서 시스템.
  48. 청구항 42에 있어서,
    상기 메모리 장치의 상기 금속 칼코게나이드 물질은 주석 셀레나이드를 포함하는, 프로세서 시스템.
  49. 청구항 42에 있어서,
    상기 메모리 장치의 상기 금속 칼코게나이드 층과 상기 제2 전극 사이에 금속층을 더 포함하는, 프로세서 시스템.
  50. 청구항 49에 있어서,
    상기 메모리 장치의 상기 금속 칼코게나이드 층과 상기 금속층 사이에 칼코게나이드 글래스 층을 더 포함하는, 프로세서 시스템.
  51. 청구항 50에 있어서,
    상기 메모리 장치의 상기 금속층과 상기 제2 전극 사이에 제2 칼코게나이드 글래스 층을 더 포함하는, 프로세서 시스템.
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