KR20080018473A - 박막 트랜지스터 기판 및 이의 리페어 방법 - Google Patents

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이종환
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Abstract

유지 전극을 이용하여 게이트 라인의 단선 불량을 리페어 할 수 있는 박막 트랜지스터 기판 및 이의 리페어 방법에 관한 것으로, 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부를 구비하는 복수의 유지 전극부와, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 연결하는 연결부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하는 박막 트랜지스터 기판 및 이의 리페어 방법이 개시된다.
게이트 라인 단선, 유지 전극, 리페어, 돌출부, 오목홈부

Description

박막 트랜지스터 기판 및 이의 리페어 방법{THIN FILM TRANSISTOR SUBSTRATE AND REPAIRING METHOD THEREOF}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면 개념도.
도 2는 도 1의 박막 트랜지스터 기판을 A-A선과 B-B선에 대해 자른 단면 개념도.
도 3 및 도 4는 일 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도 및 단면도.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순서대로 나타낸 평명도 및 단면도.
도 8은 본 실시예에 따른 박막 트랜지스터 기판의 리페어 방법을 설명하기 위한 평면 개념도.
도 9는 도 8의 박막 트랜지스터 기판을 A-A선과 B-B선에 대해 자른 단면 개념도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 110 : 박막 트랜지스터
120 : 박막 트랜지스터 130 : 데이터 라인
140 : 유지 전극부 150 : 보호막
160 : 화소 전극
본 발명은 박막 트랜지스터 기판 및 이의 리페어 방법에 관한 것으로, 유지 전극 라인을 이용하여 게이트 라인을 리페어할 수 있는 박막 트랜지스터 기판 및 이의 리페어 방법에 관한 것이다.
평판 표시 장치 중의 하나인 액정 표시 장치는 외부 제어 신호에 따라 화상을 표시하는 액정 표시 패널과, 액정 표시 패널을 구동시키기 위한 구동부와, 상기 액정 표시 패널 하부에 마련된 백라이트를 포함한다. 이때, 액정 표시 패널은 복수의 게이트 라인, 데이터 라인, 박막 트랜지스터와 화소 전극이 마련된 박막 트랜지스터 기판과, 공통 전극이 마련된 공통 전극 기판과, 상기 박막 트랜지스터 기판과 공통 전극 기판 사이에 마련된 액정층을 포함한다. 이러한 액정 표시 패널은 화소 전극과 공통 전극 사이의 전계를 변경하여 이둘 사이에 마련된 액정층의 배열을 조절한다. 이를 통해 액정층을 투과하는 광량을 조절하여 목표로 하는 화상을 표시한다. 이를 위해 게이트 라인을 통해 박막 트랜지스터를 구동시킨다. 그리고, 박막 트랜지스터 구동에 따라 화소 전극에 소정의 계조 전압을 공급하게 되고 이를 통해 화소 전극과 공통 전극 사이의 전계를 변화시킬 수 있게 된다.
상기 박막 트랜지스터 기판의 게이트 라인은 수 내지 수십 um 폭을 갖는 미세 선으로 제작된다. 이로인해 박막 트랜지스터 기판의 제작 공정 중 상기의 미세 선폭을 갖는 게이트 라인이 단선되는 현상이 발생한다. 이러한 미세한 선폭의 게이트 라인이 단선이 될 경우, 게이트 라인에 접속된 다수의 박막 트랜지스터가 구동하지 않게 되고 이로인해 화소 전극과 공통 전극 사이의 전계를 변화시키지 못하여 목표로 하는 화상을 표시 하지 못하게 되는 문제가 발생한다.
이러한 문제를 해결하기 위해 박막 트랜지스터 기판의 가장 자리 영역에 별도의 리페어 배선을 형성하였다. 이를 통해 리페어가 발생한 게이트 라인을 상기 리페어 배선으로 우회시켜 박막 트랜지스터를 구동시켰다. 그러나, 이 또한, 박막 트랜지스터 기판 상에 형성할 수 있는 리페어 배선의 개수가 한정되어 있고, 리페어 배선에 의해 리페어된 게이트 라인의 저항이 기존의 게이트 라인의 저항보다 커지는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로서, 게이트 라인과 인접한 상기 유지 전극을 통해 게이트 라인의 단선을 리페어할 수 있는 박막 트랜지스터 기판 및 이의 리페어 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하는 박막 트랜지스터 기판을 제공한다.
여기서, 상기 화소 전극은 상기 연결부와 인접한 상기 연장부 영역을 개방하는 상기 오목홈부를 구비하는 것이 바람직하다.
물론 상기 복수의 게이트 라인은 가로 방향으로 연장되고, 세로 방향으로 연장된 복수의 데이터 라인이 마련되고, 상기 유지 전극부 및 연장부는 상기 데이터 라인과 동일면에 위치되며, 상기 복수의 게이트 라인과 상기 복수의 데이터 라인에 의해 정의된 화소 영역 내에 박막 트랜지스터가 형성되고, 상기 화소 영역은 가로 방향의 길이가 세로 방향의 길이 보다 긴 것이 바람직하다.
그리고, 상기 복수의 유지 전극부는 상기 연결부와 상기 돌출부 사이에 마련되고 상기 연장부에 접속되며 그 일부가 상기 게이트 라인에 중첩되는 보조 돌출부를 포함하는 것이 효과적이다. 상기 연장부와 상기 연결부 사이에 마련된 보조 연장부를 포함하는 것이 효과적이다.
또한, 본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극 부 간을 전기적으로 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하는 박막 트랜지스터 기판과, 상기 화소 전극에 대응하는 공통 전극이 형성된 공통 전극 기판 및 상기 박막 트랜지스터 기판과 상기 공통 전극 기판 사이에 마련된 액정층을 포함하는 표시 패널을 제공한다.
또한, 본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 전기적으로 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하고, 상기 유지 전극부는 데이터 라인과 동일 면상에 형성되는 박막 트랜지스터 기판을 마련하는 단계와, 상기 연결부 외측의 상기 연장부를 절단하고, 상기 게이트 라인과 중첩된 영역 외측의 연결부를 절단하여 상기 연결부와 상기 연장부를 플로팅 시키는 단계 및 상기 연결부와 상기 돌출부를 상기 게이트 라인에 연결하는 단계를 포함하는 박막 트랜지스터 기판의 리페어 방법을 제공한다.
또한, 본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 구비하고, 상기 복수의 유지 전극부는 상기 연결 부와 상기 돌출부 사이에 마련되고 상기 연장부에 접속되며 그 일부가 상기 게이트 라인에 중첩되는 보조 돌출부를 더 포함하고, 상기 유지 전극부는 데이터 라인과 동일 면상에 형성되는 박막 트랜지스터 기판을 마련하는 단계와, 상기 보조 돌출부와 상기 연결부 사이의 상기 연장부를 절단하는 단계와, 상기 돌출부와 상기 보조 돌출부를 상기 게이트 라인에 연결하는 단계를 포함하는 박막 트랜지스터 기판의 리페어 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면 개념도이고, 도 2는 도 1의 박막 트랜지스터 기판을 A-A선과 B-B선에 대해 자른 단면 개념도이다. 도 3 및 도 4는 일 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도 및 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(100)은 게이트 신호를 전달하며 가로 방향으로 연장된 복수의 게이트 라인(110)과, 세로 방향으로 연장된 복수의 데이터 라인(130)과, 상기 게이트 라인(110)과 데이터 라 인(130)의 교차 영역(즉, 화소 영역)에 마련된 박막 트랜지스터(120)와, 상기 게이트 라인(110)과 그 일부가 중첩되는 돌기부(144) 및 그 일부가 게이트 라인(110) 및 데이터 라인(130)에 인접하여 연장된 연장부(141, 142, 143)를 구비하는 유지 전극부(140)와, 상기 박막 트랜지스터(120)와 접속되고 유지 전극부(140)와 그 일부가 중첩되는 화소 전극(160)을 포함한다.
여기서, 화소 영역은 레이아웃상에서 사각형 형상으로 제작되고, 도 1에 도시된 바와 같이 가로 방향의 길이가 세로 방향의 길이보다 길게 제작되는 것이 바람직하다.
상기의 게이트 라인(110)의 일부가 화소 영역으로 돌출되어 박막 트랜지스터(120)의 게이트 전극(111)을 이룬다. 본 실시예의 게이트 라인(110)의 양측 끝단 영역에는 상기 게이트 라인(110)에 게이트 신호를 인가하기 위한 스테이지부(미도시)가 마련된다. 물론 게이트 라인(110)의 일측 끝단 영역에 상기 스테이지부가 형성될 수도 있다. 물론 상기 스테이지부 대신 외부 회로와 접속될 게이트 패드(미도시)가 형성될 수도 있다. 상기 게이트 라인(110)으로 Al, Nd, Ag, Ti, Ta, Mo, Cr, MoW 및 Cu 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금을 사용하는 것이 바람직하다. 이는 단일층으로 제작할 수도 있고, 상기 금속들을 연속 적층하여 이루어진 다중층으로 형성할 수도 있다. 도 1에서는 직선 형태의 게이트 라인(110)을 도시하였지만 이에 한정되지 않고, 게이트 라인(110)은 그 일부가 절곡된 선 형태일 수도 있다.
상기 게이트 라인(110) 및 게이트 전극(111) 상에는 게이트 절연막(121)이 형성된다. 게이트 절연막(121)으로 실리콘 산화막 및 실리콘 질화막을 포함하는 절연성막을 사용한다.
게이트 전극(111) 상부 영역의 절연성막 상에는 박막 트랜지스터(120)의 채널부로 사용되는 활성층(122)이 형성된다. 활성층(122) 상측에는 접촉저항 감소를 위한 오믹 접촉층(123)이 마련된다. 활성층(122)으로는 비정질 실리콘층을 사용하는 것이 바람직하고, 오믹 접촉층(123)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용하는 것이 바람직하다.
게이트 절연막(121) 상에 데이터 라인(130)이 형성되고, 데이터 라인(130)의 일부가 활성층(122) 상부 영역으로 돌출되어 박막 트랜지스터(120)의 소스 전극(131)을 이룬다. 상기 활성층(122) 상측 영역에서 상기 소스 전극(131)과 인접 배치되도록 드레인 전극(132)이 형성된다. 드레인 전극(132)은 그 일부가 화소 영역으로 연장된다. 상기 화소 영역의 내측 가장자리를 따라 유지 전극부(140)가 형성된다. 여기서, 상기의 데이터 라인(130), 소스 전극(131), 드레인 전극(132) 및 유지 전극부(140)은 앞서 설명한 게이트 라인(110) 물질과 동일한 물질을 사용할 수 있고, 단일 또는 다층으로 제작할 수도 있다. 도 1에서는 소스 전극(131) 및 드레인 전극(132)의 하부 영역에 오믹 접촉층(123)과 활성층(122)이 형성됨을 도시하였다. 하지만, 본 발명은 이에 한정되지 않고, 상기 데이터 라인(130) 및 유지 전극부(140) 하부에도 오믹 접촉층(123) 및 활성층(122)이 배치될 수도 있다. 즉, 데이터 라인(130) 및 유지 전극부(140) 그리고, 오믹 접촉층(123) 및 활성층(122)을 동시에 패터닝하여 형성할 수 있다.
본 실시예의 유지 전극부(140)는 도 1 및 도 2에 도시된 바와 같이 게이트 절연막(121) 상에 형성되며 데이터 라인(130) 방향으로 연장된 제 1 연장부(141)와, 상기 제 1 연장부(141)의 양 끝단에서 상기 게이트 라인(110) 방향으로 연장된 제 2 및 제 3 연장부(142, 143)와, 상기 제 2 연장부(142)의 끝단에서 돌출되어 그 일부가 게이트 라인(110)과 중첩되는 돌기부(144)와, 상기 제 2 연장부(142)에 접속되고 상기 게이트 라인(110)을 가로 지르며, 인접한 유지 전극부(140)에 접속되는 연결부(145)를 포함한다.
이때, 제 1 연장부(141)는 상기 데이터 라인(130)에 인접 배치되고, 제 2 연장부(142)는 게이트 라인(110)과 인접 배치된다. 제 2 연장부(142)는 제 1 연장부(141)에서 박막 트랜지스터(120) 인접 영역으로 연장된다. 그리고, 제 2 연장부(142)의 끝단 영역에 상기 돌출부(144)가 마련된다. 즉, 돌출부(144)는 박막 트랜지스터(120)와 인접한 게이트 라인(110)과 그 일부가 중첩된다. 제 1 연장부(141)와 인접한 제 2 연장부(142) 영역에 상기 연결부(145)가 마련된다. 이때, 상기 연결부(145)는 게이트 라인(110)을 가로 지르며, 인접한 화소 영역에 형성된 유지 전극부(140)의 제 3 연장부(143)에 접속된다.
즉, 도 1에 도시된 바와 같이 돌출부(144)는 화소 영역의 우측에서 게이트 라인(110)과 중첩되고, 연결부(145)는 화소 영역의 좌측에서 게이트 라인(110)과 중첩된다. 이를 통해 돌기부(144)와 연결부(145) 사이 영역에서 게이트 라인(110)의 단선이 발생할 경우 제 2 연장부(142)를 제 1 연장부(141)로부터 분리 시키고(도 1의 C1 영역), 연결부(145)를 인접한 유지 전극부(140)와 분리시키고(도 1의 C2 영역), 상기 중첩 영역의 게이트 라인(110)과 돌기부(144) 및 연결부(145)를 연결하여 게이트 라인(110)을 리페어할 수 있다. 이때, 인접하는 유지 전극부(140)를 연결하는 연결부(145)가 절단되더라도, 본 실시예에서는 박막 트랜지스터 기판(100)의 양측 영역(상부 및 하부 영역)에서 유지 전극부(140)에 공통 전압을 인가되므로, 이를 통해 연결부(145)가 절단된 지점을 기준으로 그 상측은 상부에서 공급된 공통 전압이 인가되고, 그 하측은 하부에서 공급된 공통 전압이 인가된다.
물론 상기 유지 전극부(140)는 이에 한정되지 않고, 도 3의 변형예에서와 같이 제 2 연장부(142)의 끝단에 접속되어 게이트 라인(110)과 그 일부가 중첩되는 제 1 돌출부(146)와, 제 1 연장부(141)와 제 2 연장부(142)가 만나는 제 2 연장부(142)의 끝단 부근에 연결부(145)가 마련된다. 그리고, 상기 연결부(145)에서 소정 거리 이격되어 상기 게이트 라인(110)과 그 일부가 중첩되는 제 2 돌출부(147)가 마련된다. 이를 통해 제 1 및 제 2 돌출부(146, 147) 사이 영역의 게이트 라인(110)에 단선이 발생한 경우, 연결부(145)와 제 2 돌출부(147) 사이의 제 2 연장부(142)를 절단하고(도 3의 C3 참조), 게이트 라인(110)과 중첩하는 제 1 및 제 2 돌출부(146, 147)를 게이트 라인(110)에 연결하여 게이트 라인(110)을 리페어 할 수 있다. 이때, 인접한 유지 전극부(140)와 접속되는 연결부(145)를 절단하지 않기 때문에 각각의 박막 트랜지스터 기판(100)의 일측 영역에서 유지 전극부(140)에 공통 전압을 인가할 수 있다. 그리고, 리페어 공정시 한번의 절단 공정만을 수행할 수 있어 리페어 공정을 단순화시킬 수 있다.
또한, 도 4의 변형예에서와 같이 유지 전극부(140)는 상기 데이터 라인(130) 방향으로 데이터 라인(130)에 인접하여 연장된 제 1 연장부(141)와, 상기 제 1 연장부(141)에서 게이트 라인(110) 방향으로 게이트 라인(110)에 인접하여 연장된 제 2 및 제 3 연장부(142, 143)를 포함할 수 있다. 이때, 제 1 연장부(141)는 데이터 라인(130)과 동일한 라인 형상으로 제작되어 인접한 화소 영역의 연장부들을 전기적으로 연결하는 역할을 한다. 즉, 상기 연결부(145) 대신 제 1 연장부(141)가 게이트 라인(110)들을 가로 질러 형성된다. 이때, 돌출부(144)는 박막 트랜지스터(120)와 인접한 영역에서 게이트 라인(110)과 중첩되고, 제 1 연장부(141)는 데이터 라인(130)과 인접한 영역에서 게이트 라인(110)과 중첩된다. 이를 통해 제 1 연장부(141)와 돌출부(144) 사이 영역의 게이트 라인(110)의 단선이 발생한 경우, 게이트 라인(110)과 중첩하는 영역 외측의 제 1 연장부(141)를 절단하고(도 4의 C5 영역), 제 2 연장부(142)의 외측의 제 1 연장부(141)를 절단하여(도 3의 C4 영역) 제 2 연장부(142)와 절단된 제 1 연장부(141)의 일부를 플로팅 시킨다. 게이트 라인(110)과 중첩하는 제 1 연장부(141)와 돌출부(144)를 게이트 라인(110)과 연결하여 게이트 라인(110)을 리페어할 수 있다. 이를 통해 리페어 할 수 있는 게이트 라인(110)의 길이를 증대시킬 수 있다.
물론, 본 실시예의 유지 전극부(140)는 상술한 설명에 한정되지 않고 목표로 하는 유지 커패시터의 커패시턴스 값에 따라 다양하게 변화될 수 있다. 즉, 상기 유지 커패시터의 커패시턴스를 유지 전극부(140)와 화소 전극(160)간의 중첩 영역의 면적에 따라 결정되기 때문에 유지 전극부(140)의 형상은 다양하게 변화될 수 있다.
상술한 바와 같이 데이터 라인(130), 박막 트랜지스터(120) 및 유지 전극부(140)가 형성된 기판(100) 상에 보호막(150)이 형성된다. 보호막(150)으로는 무기 절연물이나 수지 등의 유기 절연물을 사용할 수 있다. 그리고 보호막(150)에는 상기 드레인 전극(132)을 노출시키는 콘택홀(151)이 형성된다.
상기 보호막(150) 상에는 상기 유지 전극부(140)와 그 일부가 중첩되는 화소 전극(160)이 형성된다. 화소 전극(160)은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 인듐 아연 산화물(Indium Zinc Oxide: IZO)을 사용하는 것이 바람직하다. 상기 화소 전극(160)은 콘택홀(151)을 통해 박막 트랜지스터(120)의 드레인 전극(132)과 연결된다.
본 실시예의 화소 전극(160)에는 상기 유지 전극부(140)의 상부 영역 일부를 노출시키는 오목부(161, 162, 163)가 마련된다. 상기 오목부(161, 162, 163)는 유지 전극부(140)와 화소 전극(160)이 중첩되지 않는 영역을 지칭한다. 도 1에 도시된 바와 같이 제 1 연장부(141)와 제 2 연장부(142)가 만나는 영역 상측의 화소 전극(160) 일부가 제거된 홈 형태의 오목부(161)가 마련된다. 이를 통해 오목부(161) 하부의 제 2 연장부(142)를 절단하여 제 2 연장부(142)를 플로팅 시킬 수 있다. 오목부(161)가 형성되지 않을 경우에는 리페어를 위한 배선 절단 공정중 화소 전극(160)이 손상을 받게 되는 문제가 발생할 수 있다. 이에, 오목부(161)를 마련하여 유지 전극부(140)의 절단 공정시 화소 전극(160)이 손상되는 것을 방지할 수 있다. 따라서, 본 실시예는 리페어 공정시 화소 전극(160)이 손상을 받는 것을 방지하기 위한 복수의 오목부(161)가 형성될 수 있다. 즉, 도 1에 도시된 바와 같이 오 목부(161, 162, 163)는 제 3 연장부(143)와 연결부(145)가 만나는 영역에 형성될 수 있고, 돌출부(144)가 접속된 제 2 연장부(142) 영역에도 형성될 수 있다. 또한, 도 3의 변형예에서와 같이 오목부(161)는 연결부(145)와 제 2 돌출부(147) 사이 영역에 형성될 수 있다. 또한 도 4의 변형예에서와 같이 오목부(161)는 상기 제 1 연장부(141)와 제 2 연장부(142)가 만나는 영역에 형성될 수도 있다.
그리고, 상기 화소 전극(160)은 도시되지는 않았지만 복수의 도메인으로 분할될 수 있고, 이러한 도메인 규제 수단으로 절개 패턴 또는 돌기 패턴을 포함할 수도 있다. 그리고, 도메인 내의 액정 분자의 배향을 규제하기 위한 마이크로 요철 패턴이 형성될 수도 있다.
상술한 구조의 박막 트랜지스터 기판(100) 상부에는 도시되지 않았지만 상기 화소 전극(160)에 대응하는 공통 전극이 마련된 공통 전극 기판이 배치될 수 있다. 그리고 두 기판 사이에 액정층을 마련하여 표시 장치용 표시 패널을 제작할 수 있다. 이때, 상기 공통 전극 기판에는 빛샘을 방지하는 블랙 매트릭스와, 색상을 표시하는 컬러 필터가 형성될 수 있다. 이때, 상기 컬러 필터는 적색, 청색 및 녹색 컬러 필터를 포함한다. 본 실시예에서는 상기 적색, 청색 및 녹색 컬러 필터가 가로 방향으로 배치되는 것이 바람직하다.
하기에서는 상술한 구조의 박막 트랜지스터 기판의 제작 방법을 설명한다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순서대로 나타낸 평명도 및 단면도이다.
도 5를 참조하면, 박막 트랜지스터 기판(100) 상에 제 1 도전성막을 형성한 다음 이를 패터닝 하여 게이트 라인(110) 및 게이트 전극(111)을 형성한다.
박막 트랜지스터 기판(100)으로 투광성 기판을 사용한다. 상기 투광성 기판 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제 1 도전성막을 형성한다. 제 1 도전성막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 및 Mo/Al/Mo 중 적어도 어느 하나를 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 앞서 설명한 바와 같이 제 1 도전성막은 Al, Nd, Ag, Cr, Ti, Ta 및 Mo 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성하되, 단일층 및 다중층으로 형성할 수 있다. 이와 같이 전체 기판 상에 제 1 도전성막을 형성한 후, 감광막을 도포한 다음, 제 1 마스크를 이용한 사진 현상 공정을 실시하여 제 1 감광막 마스크 패턴(미도시)을 형성한다. 상기의 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 도 5에 도시된 바와 같이, 게이트 라인(110) 및 게이트 전극(111)을 형성하는 것이 바람직하다. 이후, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다.
도 6을 참조하면, 도 5에 도시된 전체 구조 상에 게이트 절연막(121), 활성층(122) 및 오믹 접촉층(123)을 순차적을 형성한 다음 패터닝 하여 박막 트랜지스터(120)의 활성영역을 형성한다. 이후, 전체 구조상에 제 2 도전성막을 형성한 다음 이를 패터닝하여 소스 전극(131), 드레인 전극(132), 데이터 라인(130) 및 유지 전극부(140)를 형성한다.
즉, 전체 기판 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 절연막(121)을 형성한다. 이때, 게이트 절연막(121)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 게이트 절연막(121) 상에 상술한 증착 방법을 통해 활성층(122) 및 오믹 접촉층(123)을 순차적으로 형성한다. 활성층(122)으로는 비정질 실리콘층을 사용하고, 오믹 접촉층(123)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다. 상기 오믹 접촉층(123) 상에 감광막을 도포한 다음, 제 2 마스크를 이용한 사진 현상 공정을 통해 제 2 감광막 마스크 패턴(미도시)을 형성한다. 상기의 제 2 감광막 마스크 패턴을 식각 마스크로 하고, 게이트 절연막(121)을 식각 정지막으로 하는 식각 공정을 실시하여 오믹 접촉층(123) 및 활성층(122)을 제거하여 게이트 전극(111) 상부에 활성영역을 형성한다. 이후, 소정의 스트립 공정을 실시하여 잔류하는 제 2 감광막 마스크 패턴을 제거한다.
이후, 전체 기판 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제 2 도전성막을 형성한다. 이때, 제 2 도전성막으로는 Mo, Al, Cr, Ti 중 하나의 금속 또는 상기 금속이 혼합된 합금을 단일 또는 다층으로 형성하는 것이 바람직하다. 물론 제 2 도전성막은 제 1 도전성막과 동일한 물질을 사용할 수도 있다. 상기의 제 2 도전성막 상에 감광막을 도포한 다음, 제 3 마스크를 이용한 사진 현상 공정을 실시하여 제 3 감광막 마스크 패턴(미도시)을 형성한다. 상기 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 도전성막을 식각한 다음, 제 3 감광막 마스크 패턴을 제거한 후, 식각된 제 2 도전성막을 식각마스크로 하는 식각을 실시하여 제 2 도전성막 사이의 노출된 영역의 오믹 접촉층(123)을 제거하여 소스 전극(131)과 드레인 전극(132) 사이에는 활성층(122)으로 이루어진 채널을 형성하고, 데이터 라인(130)과 유지 전극부(140)을 형성한다. 여기서, 제 3 감광막 마스크 패턴을 제거하지 않고 오믹 접촉층(123)을 제거하여 소스 전극(131)과 드레인 전극(132) 사이의 활성층(122)을 노출시킬 수도 있다. 이때, 식각 공정은 먼저 습식 식각을 실시하여 제 3 감광막 마스크 패턴이 형성되지 않은 영역의 제 2 도전성막을 제거하고, 건식 식각 공정을 실시하여 오믹 접촉층(123)을 제거한다. 또한 습식 식각과 건식 식각 사이에 O2 플라즈마를 이용한 애싱 공정을 실시하여 제 3 감광막 패턴을 제거할 수도 있다.
상술한 공정에 의해, 데이터 라인(130)은 하부에 형성된 게이트 라인(110)과 교차하는 방향으로 연장된다. 소스 전극(131)은 데이터 라인(130)에서 연장되어 활성 영역과 중첩된다. 드레인 전극(132)은 활성 영역의 일부와 중첩되고, 그 일부가 화소 영역으로 연장된다. 또한, 드레인 전극은 도 6에서와 같이 그 끝단이 화소 영역의 가장자리 일부로 연장되어 빛샘을 방지할 수 있다.
그리고, 유지 전극부(140)는 복수의 연장부(141, 142, 143)와, 인접하는 유지 전극부(140) 간을 연결하기 위한 연결부(145)와, 하부에 형성된 게이트 라인(110)을 리페어 하기 위한 돌출부(144)를 포함한다. 데이터 라인(130)에 인접하여 이와 동일한 방향으로 연장된 제 1 연장부(141)와 상기 제 1 연장부(141)의 양 끝단에서 게이트 라인(110)에 인접하여 게이트 라인(110)과 동일한 방향으로 연장된 제 2 및 제 3 연장부(142, 143)가 패터닝된다. 그리고, 일 유지 전극부(140)의 제 2 연장부(142)에 인접한 다른 유지 전극부(140)의 제 3 연장부(143)에 접속되는 연결부(145)가 패터닝되고, 제 2 연장부(142)의 끝단에는 게이트 라인(110)과 그 일부가 중첩되는 돌출부(144)가 형성된다.
도 7을 참조하면, 박막 트랜지스터(120), 데이터 라인(130) 및 유지 전극부(140)가 형성된 기판(100) 상에 보호막(150)을 형성하고, 이를 패터닝하여 박막 트랜지스터(120)의 드레인 단자(132)의 일부를 노출하는 콘택홀(151)을 형성한다. 이후, 상기 보호막(150) 상에 제 3 도전성막을 형성한 다음 패터닝 하여 오목부(161, 162, 163)을 갖는 화소 전극(160)을 형성한다.
즉, 앞서 설명한 박막 증착 방법 등을 이용하여 도 6에 도시된 전체 구조상에 보호막(150)을 형성한다. 물론 도포 방식을 이용하여 상기 보호막(150)을 형성할 수도 있다. 상기 보호막(150)으로는 유기질 또는 무기질 물질을 사용할 수 있다. 본 실시예에서는 보호막(150)으로 감광성 유기 물질을 사용한다. 그리고, 제 4 마스크를 이용한 사진 현상 공정을 실시하여 보호막(150)의 일부를 제거하여 상기 드레인 전극(132)의 일부를 노출하는 콘택홀(151)을 형성한다. 물론 상기 보호막(150)으로 무기질 물질을 사용하는 경우에는 상기 보호막(150) 상에 감광막을 도포한 다음 상기 제 4 마스크를 이용한 사진 식각 공정을 실시하여 제 4 감광막 마스크 패턴을 형성한다. 그리고 제 4 감광막 마스크 패턴을 이용하여 보호막(150)을 제거하여 콘택홀(151)을 형성할 수 있다.
콘택홀(151)이 형성된 보호막(150) 상에 제 3 도전성막을 형성한다. 이때, 제 3 도전성막으로 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전막을 사용한다. 제 3 도전성막 상에 감광막을 도포하고, 제 5 마스크를 이용한 사진 현상 공정을 실시하여 제 5 감광막 마스크 패턴(미도시)을 형성한다. 제 5 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 제 3 도전성막을 제거하여 화소 전극(160)을 형성한다. 이때, 화소 전극(160)은 상기 콘택홀(151)을 통해 드레인 전극(132)과 연결되며, 유지 전극부(140)의 제 1 연장부(141)와 연결부(145) 사이의 제 2 연장부(142) 영역의 화소 전극(160)이 제거된 오목부(161, 162, 163)가 형성된다. 그리고, 도 7에 도시된 바와 같이 유지 전극부(140)의 연결부(145)와 접속되는 제 3 연장부(143) 영역의 화소 전극(160) 일부가 제거될 수도 있고, 돌출부(144)와 접속되는 제 2 연장부(142) 영역의 화소 전극(160) 일부가 제거될 수도 있다.
하기에서는 상술한 구조와 제조 방법을 통해 제작된 박막 트랜지스터 기판의 리페어 방법을 설명한다.
도 8은 본 실시예에 따른 박막 트랜지스터 기판의 리페어 방법을 설명하기 위한 평면 개념도이고, 도 9는 도 8의 박막 트랜지스터 기판을 A-A선과 B-B선에 대해 자른 단면 개념도이다.
도 8에서와 같이 게이트 라인(110)의 일부 영역(도 8의 O 참조)에 단선이 발생할 경우를 생각하면 다음과 같다.
본 실시예에서는 상기 단선이 발생한 게이트 라인(110)과 인접한 유지 전극부(140)의 연장부(141, 142, 143)를 유지 전극부(140)로부터 절단하여 플로팅 시킨다. 이후, 상기 유지 전극부(140)를 게이트 라인(110)과 연결시켜 게이트 라인(110)의 단선을 리페어 한다.
이를 위해 도 8 및 도 9에 도시된 바와 같이 먼저 단선이 발생한 게이트 라인(110)과 인접한 유지 전극부(140)의 제 2 연장부(142) 및 연결부(145)를 각기 절단하여 이들을 플로팅 시킨다. 즉, 제 1 연장부(141)와 연결부(145) 사이(도 8 및 도 9의 Ca 참조)의 제 2 연장부(142)를 레이저를 이용한 절단 공정을 통해 절단한다. 게이트 라인(110)과 중첩된 영역 외측의 연결부(145)를 레이저를 이용한 절단 공정을 통해 절단하되(도 8 및 도 9의 Cb 참조), 상기 절단된 제 2 연장부(142)와 연결부(145)가 서로 연결되도록 한다. 이를 통해 절단된 제 2 연장부(142)와 연결부(145)가 플로팅된다.
이후, 레이저를 이용한 리페어 공정을 통해 단선된 게이트 라인(110)에 그 일부가 중첩된 돌출부(144)와 게이트 라인(110)간을 레이저 조사를 통해 연결하고(도 8 및 도 9의 Rb 참조), 게이트 라인(110)에 중첩된 연결부(145)와 게이트 라인(110)간을 레이저 조사를 통해 연결한다(도 8 및 도 9의 Ra 참조). 이를 통해 게이트 라인(110)에 인가되는 게이트 신호는 단선이 발생한 게이트 라인(110)에 접속된 연결부(145), 제 2 연장부(142) 및 돌출부(144)를 통해 계속 전송될 수 있다.
상술한 바와 같이, 본 발명은 단선이 발생한 게이트 라인과 인접한 유지 전극부의 연장부를 플로팅 시킨 다음 프로팅된 연장부를 단선이 발생한 게이트 라인과 연결시켜 게이트 라인을 리페어 할 수 있다.
또한, 본 발명은 별도의 배선 추가 없이 매우 용이한 방식으로 효율적으로 게이트 라인 단선을 리페어 할 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.

Claims (8)

  1. 복수의 게이트 라인;
    상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 연결하는 연결부를 구비하는 복수의 유지 전극부; 및
    상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 화소 전극은 상기 연결부와 인접한 상기 연장부 영역을 개방하는 상기 오목홈부를 구비하는 박막 트랜지스터 기판.
  3. 청구항 1에 있어서,
    상기 복수의 게이트 라인은 가로 방향으로 연장되고,
    세로 방향으로 연장된 복수의 데이터 라인이 마련되고, 상기 유지 전극부 및 연장부는 상기 데이터 라인과 동일면에 위치되며,
    상기 복수의 게이트 라인과 상기 복수의 데이터 라인에 의해 정의된 화소 영역 내에 박막 트랜지스터가 형성되고, 상기 화소 영역은 가로 방향의 길이가 세로 방향의 길이 보다 긴 박막 트랜지스터 기판.
  4. 청구항 1에 있어서,
    상기 복수의 유지 전극부는 상기 연결부와 상기 돌출부 사이에 마련되고 상기 연장부에 접속되며 그 일부가 상기 게이트 라인에 중첩되는 보조 돌출부를 포함하는 박막 트랜지스터 기판.
  5. 청구항 1에 있어서,
    상기 연장부와 상기 연결부 사이에 마련된 보조 연장부를 포함하는 박막 트랜지스터 기판.
  6. 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 전기적으로 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하는 박막 트랜지스터 기판;
    상기 화소 전극에 대응하는 공통 전극이 형성된 공통 전극 기판; 및
    상기 박막 트랜지스터 기판과 상기 공통 전극 기판 사이에 마련된 액정층을 포함하는 표시 패널.
  7. 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 전기적으로 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 포함하고, 상기 유지 전극부는 데이터 라인과 동일 면상에 형성되는 박막 트랜지스터 기판을 마련하는 단계;
    상기 연결부 외측의 상기 연장부를 절단하고, 상기 게이트 라인과 중첩된 영역 외측의 연결부를 절단하여 상기 연결부와 상기 연장부를 플로팅 시키는 단계; 및
    상기 연결부와 상기 돌출부를 상기 게이트 라인에 연결하는 단계를 포함하는 박막 트랜지스터 기판의 리페어 방법.
  8. 복수의 게이트 라인과, 상기 게이트 라인에 인접 배치된 연장부와, 상기 연 장부에 접속되고 상기 게이트 라인에 그 일부가 중첩되는 돌출부, 상기 연장부에 접속되고, 상기 게이트 라인을 가로 질러 인접하는 유지 전극부 간을 연결하는 연결부를 구비하는 복수의 유지 전극부 및 상기 유지 전극부와 그 일부가 중첩되는 화소 전극을 구비하고, 상기 복수의 유지 전극부는 상기 연결부와 상기 돌출부 사이에 마련되고 상기 연장부에 접속되며 그 일부가 상기 게이트 라인에 중첩되는 보조 돌출부를 더 포함하고, 상기 유지 전극부는 데이터 라인과 동일 면상에 형성되는 박막 트랜지스터 기판을 마련하는 단계;
    상기 보조 돌출부와 상기 연결부 사이의 상기 연장부를 절단하는 단계; 및
    상기 돌출부와 상기 보조 돌출부를 상기 게이트 라인에 연결하는 단계를 포함하는 박막 트랜지스터 기판의 리페어 방법.
KR1020060080657A 2006-08-24 2006-08-24 박막 트랜지스터 기판 및 이의 리페어 방법 KR20080018473A (ko)

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