KR20080018418A - 오피씨 모델 형성을 위한 반도체 장치 및 포토 마스크 - Google Patents

Abstract

라인 패턴이 형성되는 모든 부분에서 적어도 5개의 라인 패턴이 나란히 형성되는 포토 마스크와, 액티브 영역과 겹쳐 형성되는 선형 패턴이 5개 미만인 경우, 액티브 영역과 겹치지 않으면서 상기 선형 패턴과 함께 나란히 형성되는 더미 패턴이 더 형성되어 나란한 선형 패턴이 적어도 5개 이상으로 형성된 것을 특징으로 하는 반도체 장치가 개시된다.

본 발명에 따르면, 라인 패턴 배치를 더미 패턴을 사용하여, 동일한 혹은 유사한 수의 밀집 형태로 유지시켜서 반도체 장치에 형성되는 라인 패턴 사이의 선폭 균일성을 확보 혹은 향상시킬 수 있게 된다. 따라서, 선폭 균일성 향상에 따라 공정 마아진을 늘릴 수 있다는 효과를 가질 수 있다.

Description

오피씨 모델 형성을 위한 반도체 장치 및 포토 마스크{Semiconductor devices and photo mask for establishing OPC model}

도1은 종래의 OPC 모델 형성을 위한 밀집 라인 패턴 및 고립 라인 패턴을 나타내는 개념도,

도2 및 도3은 종래의 OPC 모델 형성을 위한 라인 패턴과 라인 패턴에 의해 겹쳐지는 액티브 영역을 겹쳐 나타낸 개념도,

도4는 본 발명의 일 실시예에 따라 더미 라인 패턴을 구비하는 OPC 모델 형성을 위한 라인 패턴을 나타낸 개념도이다.

본 발명은 반도체 장치 제조를 위한 OPC 모델 형성을 위한 반도체 장치 및 포토 마스크에 관한 것이다.

포토리소그래피는 집적회로(ICs)의 제조에 사용될 수 있다. 포토리소그래피에 사용되는 포토 마스크는 IC의 개별층에 대응하는 회로패턴을 포함한다. 이 회로 패턴은 감광성 물질(레지스트)층으로 코팅된 반도체 기판상의 다이와 같은 대상 영 역으로 투영될 수 있다. 스탭퍼 장비에서 각 패턴은 웨이퍼 전체에 대해 스텝 바이 스탭 방식으로 투영된다. 스텝-앤드-스캔 장치(step-and-scan apparatus), 통상 스캐너라 불리는 대안적인 장치가 투영에 사용될 수도 있다.

포토리소그래피를 사용하는 제조 프로세스에서, 포토 마스크의 패턴은 적어도 부분적으로 레지스트층으로 도포된 기판상에 투영되어 묘화된다. 묘화 단계(imaging step) 전후에 기판은 전처리(priming) 즉, 레지스트 코팅, 소프트 베이크와 같은 다양한 절차와 후처리 즉, 노광후 베이크(PEB), 현상, 하드 베이크 및 측정/검사와 같은 절차를 거친다. 패터닝된 층은 에칭, 이온주입(도핑), 금속화, 산화, 화학-기계적 폴리싱 등과 같은 개별층을 마무리하기 위한 다양한 프로세스를 거친다.

복수의 층에 대해 이런 포토리소그래피 작업이 반복될 수 있다. 결국, 디바이스가 기판(웨이퍼)상에 형성된다. 이들 디바이스는 서로 분리된 후에 패키징을 통해 완성된 반도체 장치를 이루게 된다.

포토 마스크는 실리콘 웨이퍼상으로 집적되는 회로 구성요소에 대응하는 기하학적인 패턴들을 포함하는 데 이러한 마스크를 형성하기 위해 CAD(컴퓨터 지원 설계 : Computer-Aided Design) 프로그램이 사용될 수 있다. 마스크 패턴 형성 작업은 EDA(전자설계 자동화 : Electronic Design Automation)로 언급될 수 있다.

마스크 패턴의 형성에는 일정 규칙이 적용된다. 대개 CAD 프로그램은 마스크 형성을 위해 미리 결정된 설계규칙의 세트를 가진다. 예를 들어, 설계규칙들은, 회로 디바이스들(게이트들, 캐패시터들 등과 같은) 또는 상호접속 라인들 사이의 간 격 허용오차를 규정하여, 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 상호 작용하지 않도록 한다.

통상적으로, 상기 설계규칙 제한을 "임계치수"(CD : Critical Dimensions)로 칭한다. 회로의 임계치수는 라인 또는 홀의 최소폭 또는 두개의 라인들 또는 두개의 홀들 사이의 최소간격으로 정의될 수 있다. 따라서, 상기 CD는 설계된 회로의 전체적인 크기 및 밀도를 결정한다.

집적회로의 크기가 줄어들고 그 밀도가 증가함에 따라, 그 대응하는 마스크 패턴의 CD가 광학 노광 툴의 분해능 한계에 접근하게 된다. 노광 툴의 분해능은 상기 노광 툴이 웨이퍼 상에 반복적으로 노광될 수 있는 최소 피치로 정의된다.

반도체 장치 소자 고집적화에 따라, 회로 치수도 극적으로 줄고 있다. 묘화 시스템의 개구수에 대한 노광 파장의 비율은 이미지 충실도(fidelity)를 위해서는 감소되어야 한다. 반도체 디바이스 성능을 개선을 위해 칩 디자인들에서의 최소 피치는 점차 감소되어야 하며 이러한 과제들을 해결하기 위하여, 보다 짧은 파장들과 보다 높은 개구수(NA)를 갖는 노광 툴들이 개발되고 있다.

현재의 포토리소그래피 노광 툴에 부과된 한계들을 극복하기 위해서는, 진보된 포토리소그래피에서 아주 중요한 모멘텀으로 흔히 광근접성보정(OPC)이라는 마스크 데이터의 수정이 얻어진다.

한편, OPC 모델링에서 모델링을 위한 테스트 패턴은 주로 고밀도 형성 라인(Dense Line)과 고립 형성 라인(Isolated Line)으로 구성된다. 이상적으로는 고립 형성 라인과 고밀도 형성 라인 사이의 차이를 없애는 것이 좋으나 이를 실제로 구현하는 것이 어려워 문제가 된다.

본 발명은 상술한 종래의 OPC 모델링에서의 문제를 완화하기 위한 것으로, 고립 형성 라인과 고밀도 형성 라인 사이의 차이, 즉, 아이디 바이어스(ID Bias)를 없애고, 패턴 형성 밀도까지 조절하여 줌으로써 패턴 사이의 선폭의 차이를 없앨 수 있는 포토 마스크 및 이를 이용하여 형성하는 반도체 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 포토 마스크는 액티브 영역과 겹쳐 형성될 게이트 폴리 패턴 등 선형 패턴이 5개 미만으로 이루어진 경우, 액티브 영역과 겹치지 않는 더미 선형 패턴을 더 형성하여 선형 패턴 적어도 5개 이상이 함께 형성된 것을 특징으로 한다. 즉, 라인 패턴이 형성되는 모든 부분에서 적어도 5개의 라인 패턴이 나란히 형성되는 것을 특징으로 한다.

상기 선형 패턴은 서로 동일한 이격거리를 가지게 된다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치는 액티브 영역과 겹쳐 형성되는 선형 패턴이 5개 미만인 경우, 액티브 영역과 겹치지 않으면서 상기 선형 패턴과 함께 나란히 형성되는 더미 패턴이 더 형성되어 나란한 선형 패턴이 적어도 5개 이상으로 형성된 것을 특징으로 한다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.

본 발명에서 더미 라인 패턴(더미 선형 패턴)이 형성되는 디자인 룰을 결정하는 것이 현실적으로 중요한데 이는 본 발명의 목적과 통상의 디자인룰과의 자연스러운 합치가 되도록 하는 것이 바람직하다. 이하 이런 합치가 이루어질 수 있는 과정을 살펴본다.

OPC 모델링(Modeling)을 위해서 통상적으로 사용되는 포토 마스크의 테스트 패턴(Test Pattern)은 도1과 같이 고립 라인(Isolated line) 패턴과 밀집 라인(Dense line) 패턴으로 구성이 되어있다.

라인 패턴(선형 패턴) 사이의 이격거리(11)와 라인 패턴 선폭(12)은 디자인룰 최소 요건(Minimum Design Rule)이며, 이격거리(11)는 이 포토 마스크로 형성될 반도체 장치를 기준으로 180nm, 라인 패턴 선폭(12)는 130nm의 크기를 가진다. 라인 패턴의 길이 방향 크기는 5um이상으로 형성될 수 있다. 그리고, 밀집 라인 패턴의 라인 선폭(12)와 고립 라인 패턴의 라인 선폭(13)은 동일한 크기로 형성된다. 따라서, 밀집 라인 패턴과 고립 라인 패턴 사이에 밀집도 차이에 의해 실제로 반도체 장치에 구현되는 선폭은 밀집 라인 패턴과 고립 라인 패턴 부분에 차이가 있게 된다.

도2는 도1에 표현된 포토 마스크 밀집 라인 패턴과 같은 라인 선폭(22)과 이격거리(24)를 가지며, 라인 패턴과 겹쳐 형성될 활성 영역(Active Layer:110)이 함께 표시된 점에 차이가 있다. 라인 선폭(22)은 가령, 폴리실리콘 등으로 형성될 게 이트 패턴이라 생각될 수 있다.

좌측의 라인 패턴과 엑티브 영역의 좌측단 사이의 거리나 우측 라인 패턴과 엑티브 영역의 우측단 사이의 거리는 엑티브 영역 내의 라인 패턴 사이의 이격거리(24)보다 작은 수치인 150nm 정도가 된다. 이 거리도 디자인 룰에 해당한다.

도3는 도2와 같은 형태의 패턴을 나타내며, 단, 라인 패턴이 5개가 아니고 3개인 경우와 1개의 경우를 나타낸다. 라인 패턴과 겹치는 액티브 영역의 폭도 도2의 액티브 영역보다 폭이 작다. (좌측) 라인 패턴과 액티브 영역의 좌단 거리(31,34), (우측) 라인 패턴과 액티브 영역의 우단 거리(33,35)는 도2의 대응되는 거리(23,25)의 150nm와 동일한 크기를 가진다.

그런데, 도2의 경우에는 OPC 테스트 패턴과 동일한 양상을 가지기 때문에 같은 크기를 유지할 수 있으나, 도3에 표시된 것은 OPC 정밀도가 떨어질 수 있다.

도4는 실질적으로 본 발명에 따라 반도체 장치에 구현된 패턴을 나타낸다.

도4를 참조하면, 종래의 도3과 같은 패턴이 실질적으로 필요한 패턴이라면, 패턴 밀도에 따른 균일성을 제고하기 위해 밀집된 한 조의 라인 패턴(선형 패턴)이 적어도 5개 이상의 선형 패턴을 이루도록 한다. 따라서 도3의 3개의 선형 패턴(42,43,44)이 형성되던 곳에 양측으로 하나씩 2개의 더미 패턴(41,45)을 형성하며, 1개의 선형 패턴(48)이 형성되던 곳에 양측으로 두개씩 4개의 더미 패턴(46,47,49,40)이 형성되도록 한다.

단, 더미 패턴이 실제적으로 작용하지 않도록 액티브 영역을 벗어난 곳에 형성되도록 한다. 디자인 룰에 해당하는 도2, 도3의 액티브 영역 양단과 인근 라인 패턴 사이의 거리 150nm가 인근 라인 패턴 사이의 거리 180nm보다 짧으므로 원래의 디자인룰의 라인 패턴 이격거리 180nm을 지켜나가면 더미 라인 패턴은 자연스럽게 액티브 영역을 벗어나 형성될 수 있다. 따라서 형성될 반도체 장치에서 더미 패턴으로 인한 소자 오동작이나 기능 이상은 발생할 여지가 없게 된다.

이런 본 발명에 따라 더미 패턴을 형성하고, 결과적으로 라인 패턴을 5개 이상 복수 1조로 형성하면, 반도체 장치 형성시 식각 공정 등에서 라인 패턴 사이의 배치가 거의 동일하게 되기 때문에 밀집된 패턴의 각 패턴은 마이크로 로딩 효과(micor loading effect)가 거의 동일하게 영향을 받게 된다. 그 결과 라인 패턴의 선폭 균일성도 향상될 수 있다.

한편, 본 발명에서 패턴은 포토 마스크에 적용됨과 동시에 이 포토 마스크를 사용하여 형성하는 반도체 장치에 동일하게 적용될 수 있음은 당연한 일이다.

본 발명에 따르면, 라인 패턴 배치를 더미 패턴을 사용하여, 동일한 혹은 유사한 수의 밀집 형태로 유지시켜서 반도체 장치에 형성되는 라인 패턴 사이의 선폭 균일성을 확보 혹은 향상시킬 수 있게 된다.

또한, 본 발명에 따르면, 선폭 균일성 향상에 따라 공정 마아진을 늘릴 수 있다는 효과를 가질 수 있다.

본 발명에서는 OPC 모델링의 통상 사용되는 밀집 라인 패턴 개수로 5개를 제시하였으나, 5개 이상의 다른 수로 구성할 수 있음은 물론이다.

Claims (5)

1. 액티브 영역과 겹쳐 형성되는 선형 패턴이 5개 미만인 부분에서, 액티브 영역과 겹치지 않으면서 상기 선형 패턴과 함께 나란히 형성되는 더미 패턴이 더 형성되어 나란한 선형 패턴이 적어도 5개 이상이 되도록 이루어지는 OPC 모델 형성용 반도체 장치.
2. 제 1 항에 있어서,

   상기 선형 패턴은 게이트 패턴인 것을 특징으로 하는 OPC 모델 형성용 반도체 장치.
3. 제 1 항에 있어서,

   상기 선형 패턴은 서로 동일한 이격거리를 가지는 것을 특징으로 하는 OPC 모델 형성용 반도체 장치.
4. 선형 패턴이 형성되는 모든 부분에서 적어도 5개의 선형 패턴이 나란히 형성되는 것을 특징으로 하는 OPC 모델 형성용 포토 마스크.
5. 제 4 항에 있어서,

   상기 선형 패턴은 서로 동일한 이격거리를 가지는 것을 특징으로 하는 OPC 모델 형성용 포토 마스크.

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