KR20080017852A

KR20080017852A - Frequency hopping system

Info

Publication number: KR20080017852A
Application number: KR1020060079583A
Authority: KR
Inventors: 허근재
Original assignee: 엘지전자 주식회사
Priority date: 2006-08-22
Filing date: 2006-08-22
Publication date: 2008-02-27
Also published as: KR101199942B1

Abstract

A frequency hopping system is provided to perform fast frequency hopping by inserting a signal delta modulation/demodulation unit into an upper bit of a programmable counter of a frequency synthesizer of an existing PLL(Phase Locked Loop). A transmitter mixes a predetermined fractional type frequency signal, for frequency hopping, with a transmission signal where a transmission signal of a baseband is mixed with a PN(Pseudo Noise) spread code and performs up-converts a frequency to a high frequency band before transmitting the transmission signal to the outside. A receiver down-converts a frequency of the high frequency receiving signal received from the outside, and mixes a PN inverse spread code with a receiving signal outputted by mixing a predetermined fractional type frequency signal for frequency hopping. After that, the receiver demodulates the mixed receiving signal into a receiving signal of a baseband. The transmitter includes a frequency hopping unit for performing frequency hopping by performing sigma delta modulation so as to convert a division type into a factional type so as to be maintained as a specific phase.

Description

Frequency hopping system {FREQUENCY HOPPING SYSTEM}

도 1은 본 발명의 실시 예에 따른 시그마 델타 변복조부를 설명하기 위한 예시도.1 is an exemplary view for explaining a sigma delta modulation and demodulation unit according to an embodiment of the present invention.

도 2는 본 발명의 실시 예에 따른 시그마 델타 변복조부를 이용한 분수형 주파수 합성부를 설명하기 위한 예시도.2 is an exemplary diagram for explaining a fractional frequency synthesizer using a sigma delta modulation and demodulation unit according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시 예에 따른 주파수 도약시스템의 송신기를 보인 예시도.3 is an exemplary view showing a transmitter of a frequency hopping system according to an embodiment of the present invention.

도 4는 본 발명의 실시 예에 따른 주파수 도약시스템의 수신기를 보인 예시도.4 is an exemplary view showing a receiver of a frequency hopping system according to an exemplary embodiment of the present invention.

본 발명은 주파수 도약 시스템에 관한 것으로, 특히 무선주파수(RF) 통신에서 위상동기루프(PLL; Phase Locked Loop) 주파수 합성기의 분주형태를 분수형(Fractional Type)으로 하여 주파수 도약을 수행하는 시스템에 관한 것이다.The present invention relates to a frequency hopping system, and more particularly, to a system for performing frequency hopping using a fractional type of a phase locked loop (PLL) frequency synthesizer in radio frequency (RF) communication. will be.

일반적으로, 주파수도약 확산 스펙트럼(FH-SS: Frequency Hopping Spread Spectrum)방식은 군용이나 통신보안을 위하여 사용되는 방식으로 현재 PCS방식의 DS-CDMA(Direct Sequence Code Division Multiple Access)방식과 같이 대역분산하여 신호를 송수신하는 방식이다. 이러한 FH-SS는 직접확산변조(DS: Direct Sequence)방식과 함께 대표적인 확산변조방식이다. DS방식이 디지털 부호계열(의사잡음계열)에 의해 반송파를 변조하는 것임에 비해, FH방식은 부호계열에 의해 정하는 패턴으로 반송주파수를 불연속적으로 편이 시키는 것이다. 이것은 많은 주파수 부호선택 FSK와 유사하다. 이 방식은 100만개의 별도주파수를 선택할 수 있어, 각자 전송하는 정보와 부호에 근거하여 선택된다. FH-SS시스템은 기본적으로 부호발생기와 그 출력에 응답하는 고속응답주파수 신서사이저로 구성된다. FH방식은 각 순간에 단일주파수만 송출되므로 소위 원근문제(near far problem : 이동체에서 기지국, 혹은 이동체간의 통신에서 희망국이 먼곳에 있고, 방해국이 근방에 있을때, 방해국의 신호가 강력하여 희망파가 수신불능하게 되는 경우)에 유리하다.In general, Frequency Hopping Spread Spectrum (FH-SS) is used for military or telecommunications security, and is band-spread like DS-CDMA (Direct Sequence Code Division Multiple Access) of PCS. It is a method of transmitting and receiving signals. Such FH-SS is a typical diffusion modulation method along with a direct diffusion modulation (DS) method. While the DS method modulates a carrier wave by a digital code sequence (pseudo noise sequence), the FH method discontinuously shifts a carrier frequency in a pattern determined by the code sequence. This is similar to many frequency code selection FSK. This method selects one million separate frequencies and is selected based on the information and code they transmit. The FH-SS system basically consists of a code generator and a fast response frequency synthesizer that responds to its output. Since the FH method transmits only a single frequency at each moment, the so-called far far problem is that when the desired station is far from the base station or the communication between the mobile stations and the disturbing station is near, the signal of the disturbing station is strong. The wave becomes unreceivable).

그러나, 이러한 종래 FH-SS시스템은 멀티 엑세스 방식에 있어서 자유롭지 못한 문제점이 있다. 또한 FFH(Fast Frequency Hopping)을 수행하기 위한 하드웨어 구성이 필요하다.However, this conventional FH-SS system has a problem that is not free in the multi-access method. In addition, a hardware configuration for performing fast frequency hopping (FFH) is required.

따라서, 본 발명은 목적은 무선주파수(RF) 통신에서 위상동기루프(PLL; Phase Locked Loop) 주파수 합성기의 분주형태를 분수형(Fractional Type)으로 하여 빠른 주파수 도약을 수행할 수 있는 주파수 도약 시스템을 제공함에 있다.Accordingly, an object of the present invention is to provide a frequency hopping system capable of performing a rapid frequency hopping by using a fractional type of a phase locked loop (PLL) frequency synthesizer in a radio frequency (RF) communication. In providing.

상기와 같은 목적을 달성하기 위한 본 발명은, 기저대역의 송신 신호와 PN 확산코드를 혼합한 송신신호에 주파수 도약을 위한 소정 분수형의 주파수 신호를 혼합한후 고주파수 대역으로 주파수를 상향조정하여 송신신호를 외부로 송신하는 송신부와;In order to achieve the above object, the present invention mixes a predetermined fractional frequency signal for frequency hopping with a baseband transmission signal and a PN spreading code, and then adjusts the frequency up to a high frequency band for transmission. A transmitter for transmitting a signal to the outside;

외부로부터 수신되는 고주파 수신신호의 주파수를 하향조정한후 주파수 도약을 위한 소정 분수형의 주파수 신호를 혼합하여 출력되는 수신신호에 PN 역확산코드를 혼합하여 기저대역의 수신신호로 복조하는 수신부로 구성된 것을 특징으로 한다.It consists of a receiver which demodulates the baseband received signal by mixing the PN despreading code with the received signal which is output by mixing down the frequency of the high frequency received signal received from the outside and then mixing the predetermined fractional frequency signal for frequency hopping. It features.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

하기의 설명에서는 본 발명에 따른 동작 및 작용을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.It should be noted that in the following description, only parts necessary for understanding the operation and operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.

하기의 설명에서 주파수 도약통신 시스템에 따른 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 또한 이들의 변형에 의해서도 본 발명이 용이하게 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.In the following description specific details of the frequency hopping communication system are presented to provide a more general understanding of the invention. It will be apparent to one of ordinary skill in the art that the present invention may be readily practiced without these specific details and also by their modifications.

도 1은 본 발명의 실시 예에 따른 시그마 델타 변복조부를 설명하기 위한 예시도이다.1 is an exemplary view for explaining a sigma delta modulation and demodulation unit according to an embodiment of the present invention.

상기 도 1을 참조하면, 3차 시그마 델타 변복조부는 제1~제3 누산기(110, 120, 130)와, 제1~제3 가산기(150, 170, 180) 및 제1, 제2 플립플롭(일예로, D-플 립플롭)(140, 160)으로 구성된다.Referring to FIG. 1, the third sigma delta modulation and demodulation unit includes the first to third accumulators 110, 120, and 130, the first to third adders 150, 170, and 180, and the first and second flip-flops ( In one example, D-flip-flop (140, 160).

우선, 제1 누산기(110)는 12비트의 입력신호 값(k)를 입력받아 가산하여 제2 가산기(170)로 캐리아웃(Carry out)을 출력함과 동시에 제2 누산기(120)로 출력한다.First, the first accumulator 110 receives a 12-bit input signal value k, adds it, outputs a carry out to the second adder 170, and outputs the carry out to the second accumulator 120. .

상기 제2 누산기(120)는 제1 누산기(110)의 12비트의 출력신호를 입력받아 가산하여 제1 가산기(150)로 캐리아웃을 출력함과 동시에 제3 누산기(130)로 출력한다.The second accumulator 120 receives and adds a 12-bit output signal of the first accumulator 110 to output a carryout to the first adder 150 and outputs the carryout to the third accumulator 130.

상기 제3 누산기(130)는 제2 누산기(120)의 12비트의 출력신호를 입력받아 제1 가산기(150)로 캐리아웃을 출력함과 동시에 제1 플립플롭(140)으로 출력한다. 여기서 상기 제1 플립플롭(140)과 후술되는 제2 플립플롭(160)은 한클럭(1 clock) 딜레이(delay) 시키는 동작을 수행한다. 상기 제1 플립플롭(140)은 한 클럭 딜레이된 제3 누산기(130)의 캐리아웃을 제1 가산기(150)로 출력한다. 상기 제2 플립플롭(160)은 제1 가산기(150)의 출력신호를 한클럭 딜레이 시킨후 제2 가산기(170)로 출력한다.The third accumulator 130 receives a 12-bit output signal of the second accumulator 120, outputs a carryout to the first adder 150, and outputs the carry-out to the first flip-flop 140. In this case, the first flip-flop 140 and the second flip-flop 160 to be described later perform an operation of delaying one clock. The first flip-flop 140 outputs a carryout of the third accumulator 130, which is one clock delay, to the first adder 150. The second flip-flop 160 delays the output signal of the first adder 150 by one clock and then outputs it to the second adder 170.

상기 제1 가산기(150)는 상기 제2, 제3 누산기(120, 130)로부터 캐리아웃을 입력받아 가산한후, 그 가산된 결과값에서 제1 플립플롭(140)의 출력신호를 감산하여 제2 가산기(170)로 출력한다.The first adder 150 receives and adds a carryout from the second and third accumulators 120 and 130 and subtracts an output signal of the first flip-flop 140 from the added result. 2 is output to the adder 170.

상기 제2 가산기(170)는 상기 제1 누산기(110)의 캐리아웃과 제1 가산기(150)의 출력신호를 가산한후, 그 가산된 결과값에서 제2 플립플롭(160)의 출력값을 감산하여 제3 가산기(180)로 출력한다. 여기서 상기 제2 가산기(170)의 출력 신호를 상기 도 1에서 M(3비트)으로 표기하였다. The second adder 170 adds the carryout of the first accumulator 110 and the output signal of the first adder 150, and then subtracts the output value of the second flip-flop 160 from the added result. To the third adder 180. Here, the output signal of the second adder 170 is denoted as M (3 bits) in FIG. 1.

상기 제3 가산기(180)는 상기 제2 가산기(170)의 출력신호와 상기 도 1에는 도시되지 않은 시그마 델타 제어부(미도시)로부터 출력되는 신호(N)를 입력받아 가산한후 8비트로 표현가능한 소정의 궤환 계수(Bi(t))를 출력한다.The third adder 180 receives an output signal of the second adder 170 and a signal N output from a sigma delta controller (not shown), which is not shown in FIG. The predetermined feedback coefficient Bi (t) is output.

상기 도 1을 참조하여, 시그마 델타 변복조부의 동작을 설명하면, 먼저 k비트의 콘트롤 비트가 입력이 되면, 제1 누산기(110)에서 입력신호를 가산하게 된다. 즉, 정수 5가 입력이 되면, 10, 15, 20과 같은 출력을 하게 된다. 이때 캐리아웃은 제1 누산기(110)에서 캐리아웃되는 비트로서 제2 가산기(170)에 입력이 된다. 상기 'k'가 12비트이기 때문에 정수 4095값을 넘어가게 되면, 캐리아웃에 '1'이 발생하게 된다. 이러한 방식으로 제2, 제3 누산기(120, 130)까지 신호가 전개된다. 이때 제1, 제2 가산기(150, 170)에서는 캐리아웃신호와 제1, 제2 플립플롭(140, 160)에 의해 딜레이된 신호 그리고 원신호를 가산하게 된다.Referring to FIG. 1, the operation of the sigma delta modulation and demodulator will be described. First, when a control bit of k bits is input, the first accumulator 110 adds an input signal. In other words, if the integer 5 is inputted, the output is the same as 10, 15, 20. In this case, the carry out is a bit carried out by the first accumulator 110 and is input to the second adder 170. Since 'k' is 12 bits, when the integer 4095 value is exceeded, '1' occurs in the carryout. In this manner, the signal is developed up to the second and third accumulators 120 and 130. In this case, the first and second adders 150 and 170 add a carry out signal, a signal delayed by the first and second flip-flops 140 and 160, and an original signal.

이러한 방식으로 M(3)은 정수 -2부터 4까지 랜덤하게 출력을 하게 된다. 만약 k가 정수 2048 입력되면, 정수 0과 1이 반복적으로 출력이 되며 이것의 평균은 0.5가 된다. 또한 k의 값에 따라서 다음과 같이 표현할 수 있다. In this way, M (3) outputs random numbers from -2 to 4. If k is entered as integer 2048, then integers 0 and 1 are outputted repeatedly, the average of which is 0.5. Also, depending on the value of k, it can be expressed as

'M(3)=k/4096', 즉 소수점 출력이 가능하다. M 3비트는 N의 상위 비트 3비트에 가산되어 b1(t)를 출력한다.'M (3) = k / 4096', that is, decimal point output is possible. The M 3 bits are added to the upper 3 bits of N to output b1 (t).

전술한 상기 도 1의 구성은 하기에 후술될 시그마 델타 변복조부의 내부 구성이 된다.The aforementioned configuration of FIG. 1 is an internal configuration of the sigma delta modulation and demodulation unit described below.

도 2는 본 발명의 실시 예에 따른 시그마 델타 변복조부를 이용한 분수형 주 파수 합성부를 설명하기 위한 예시도이다.2 is an exemplary view for explaining a fractional frequency synthesizer using a sigma delta modulation and demodulation unit according to an exemplary embodiment of the present invention.

도 2를 참조하면, 위상-주파수 검출부(200)는 기준 주파수와 상기 분주기(250)에서 분주된 출력 신호의 위상 및 주파수를 검출하고, 검출된 위상 및 주파수 신호에 따라 펄스 출력 신호를 발생한다.Referring to FIG. 2, the phase-frequency detector 200 detects the reference frequency and the phase and frequency of the output signal divided by the divider 250 and generates a pulse output signal according to the detected phase and frequency signal. .

전하 펌프(210)는 상기 위상-주파수 검출부(200)로부터의 펄스 출력 신호에 따라 소정의 전류를 공급하거나 감소시켜 출력한다.The charge pump 210 supplies or decreases a predetermined current according to the pulse output signal from the phase-frequency detector 200 and outputs the predetermined current.

저역통과 필터(220)는 상기 전하 펌프(210)에서 출력되는 신호의 저역 성분을 필터링하여 주파수 제어 전압을 출력한다.The low pass filter 220 filters the low frequency component of the signal output from the charge pump 210 and outputs a frequency control voltage.

전압 제어 발진기(230)는 상기 저역통과 필터(220)에서 출력되는 주파수 제어 전압에 따라 발진하여 주파수 신호를 출력한다.The voltage controlled oscillator 230 oscillates according to the frequency control voltage output from the low pass filter 220 and outputs a frequency signal.

시그마 델타 변복조부(240)는 분주기 제어부(260)에서 인가되는 입력 신호의 값(K)과 내부에서 설정되는 소정의 궤환 계수(Bi)에 의하여 시그마 델타 변조하며, 상기 전압 제어 발진기(230)에서 출력된 주파수 신호가 클럭에 입력되어 상기 입력 신호의 값(K)이 변화함에 따라 분수 형태의 분주비를 생성하여 출력한다. 여기에서, 출력된 신호는 분주비에 의하여 조정될 수 있는 최소한의 주파수 조정 범위를 갖는다.The sigma delta modulation and demodulator 240 modulates the sigma delta by the value K of the input signal applied from the divider controller 260 and a predetermined feedback coefficient Bi set therein, and the voltage controlled oscillator 230 The frequency signal output from is inputted to the clock to generate and output a fractional division ratio as the value K of the input signal changes. Here, the output signal has a minimum frequency adjustment range that can be adjusted by the division ratio.

상기 시그마 델타 제어부(260)는 상기 시그마 델타 변복조부(240)에 인가되는 입력 신호의 값(K)과 상기 분주기(250)의 분주비(N, N+1)를 설정하기 위한 N 비트 신호를 출력한다.The sigma delta controller 260 is an N bit signal for setting a value K of an input signal applied to the sigma delta modulator 240 and the division ratios N and N + 1 of the divider 250. Outputs

상기 분주기(250)는 상기 시그마 델타 제어부(260)에서 설정된 N 비트 출력 신호와 상기 시그마 델타 변복조부(240)의 출력 신호로 가산된 분수 형태의 분주비(N, N+1)가 상기 시그마 델타 변복조부(240)에 클럭 속도의 빠른 변화에 의해 변경되도록 한다. 또한 상기 분주기(250)는 가산된 분수 형태의 분주비(N, N+1)에 의하여 동작하고, 상기 분주비(N, N+1)와 기준 주파수 신호를 곱하여 상기 전압 제어 발진주파수 신호를 생성한다.The frequency divider 250 has a fractional division ratio (N, N + 1) added to the N bit output signal set by the sigma delta controller 260 and the output signal of the sigma delta modulator 240, and the sigma. The delta modulation and demodulation unit 240 is changed by a fast change in clock speed. In addition, the divider 250 operates by the added fractional division ratios N and N + 1, and multiplies the division ratios N and N + 1 by a reference frequency signal to convert the voltage controlled oscillation frequency signal. Create

도 3은 본 발명의 실시 예에 따른 주파수 도약시스템의 송신기를 보인 예시도이다.3 is an exemplary view showing a transmitter of a frequency hopping system according to an embodiment of the present invention.

상기 도 3을 참조하면, 우선 기저대역부(310)는 기저대역의 송신신호를 출력한다.Referring to FIG. 3, first, the baseband unit 310 outputs a baseband transmission signal.

제1 혼합기(320)는 상기 기저대역부(310)를 통해 출력되는 기저대역의 무선신호와 PN 확산코드를 혼합하여 기저대역 신호의 대역을 확산함과 동시에 암호화하여 출력한다. The first mixer 320 mixes the baseband radio signal outputted through the baseband unit 310 and the PN spreading code, spreads the band of the baseband signal, and simultaneously encrypts and outputs the band.

주파수 도약부(200)는 특정 위상으로 유지되도록 분주형태를 분수형(Fractional Type)으로 하도록 시그마 델타 변조하여 주파수 도약을 수행한다. 여기서, 상기 주파수 도약부(200)의 내부구성은 앞서 기술한 상기 도 1, 2와 같다. 이에 따라 상기 주파수 도약부(200)의 상세한 설명을 생략하도록 한다.The frequency hopping unit 200 performs frequency hopping by modulating the sigma delta so that the frequency division type is a fractional type so as to be maintained in a specific phase. Here, the internal configuration of the frequency hopping part 200 is the same as the above-described FIGS. 1 and 2. Accordingly, detailed description of the frequency hopping part 200 will be omitted.

제2 혼합기(330)는 상기 주파수 도약부(200)의 출력신호와 제1 혼합기(320)의 대역확산된 기저대역의 출력신호를 혼합하여 출력한다.The second mixer 330 mixes and outputs the output signal of the frequency hopping unit 200 and the band-spread baseband output signal of the first mixer 320.

제3 혼합기(340)는 상기 제2 혼합기(330)의 출력신호와 캐리어(carrier)를 혼합하여 주파수가 상향조정된 고주파신호를 출력한다.The third mixer 340 mixes the output signal of the second mixer 330 and the carrier and outputs a high frequency signal whose frequency is upwardly adjusted.

고전력 증폭부(350)는 상기 제3 혼합기(340)의 출력신호를 고전력 증폭하여 출력한다. 이로서, 안테나(ANT)를 통해 고전력 증폭된 고주파 신호가 전송된다.The high power amplifier 350 outputs a high power amplified output signal of the third mixer 340. As a result, a high power amplified high frequency signal is transmitted through the antenna ANT.

다음은 주파수 도약 시스템의 수신기에 대해 첨부한 도면을 참조하여 설명하도록 한다.Next, a receiver of a frequency hopping system will be described with reference to the accompanying drawings.

도 4는 본 발명의 실시 예에 따른 주파수 도약시스템의 수신기를 보인 예시도이다.4 is an exemplary view illustrating a receiver of a frequency hopping system according to an exemplary embodiment of the present invention.

상기 도 4를 참조하면, 우선 저잡음 증폭기(LNA)(410)는 안테나(ANT)를 통해 수신되는 고주파 신호를 저잡음 증폭하여 출력한다.Referring to FIG. 4, first, a low noise amplifier (LNA) 410 low noise amplifies and outputs a high frequency signal received through an antenna ANT.

제1 혼합기(420)는 고주파의 수신 신호와 캐리어(carrier)를 혼합하여 고자파 수신신호로부터 캐리어 주파수를 제거한다.The first mixer 420 removes a carrier frequency from the high frequency received signal by mixing a high frequency received signal and a carrier.

주파수 도약부(200)는 특정 위상으로 유지되도록 분주형태를 분수형(Fractional Type)으로 하도록 시그마 델타 복조를 수행한다.The frequency hopping unit 200 performs sigma delta demodulation so that the frequency division type is a fractional type so as to be maintained in a specific phase.

제2 혼합기(430)는 상기 주파수 도약부(200)의 출력신호와 제1 혼합기(420)의 출력신호를 혼합하여 도약되는 주파수신호를 하향조정하여 출력한다.The second mixer 430 mixes the output signal of the frequency hopping part 200 and the output signal of the first mixer 420 to down-regulate and output the hopping frequency signal.

제3 혼합기(440)는 상기 제2 혼합기(430)의 출력신호와 PN 역확산코드를 혼합하여 대역 역확산되어 복조된 기저대역 신호를 출력한다.The third mixer 440 mixes the output signal of the second mixer 430 and the PN despreading code and outputs a baseband signal that is band despread and demodulated.

동기부(460)는 상기 제3 혼합기(440)의 출력신호로부터 N과 k비트를 동기화 시킨후, 상기 주파수 도약부(200)로 출력한다. 이때 상기 주파수 도약부(200)중 시그마 델타 제어부(270)로 입력되어, 그 시그마 델타 제어부(27)의 제어하에 시그마 델타 변복조부(260)가 동작하여 위상동기 루프(250)가 제2 혼합기(430)로 출력신호 를 출력한다. 여기서, 상기 상기 주파수 도약부는 앞서 기술한 주파수 도약부와 동일한 구성과 동작을 수행하게 된다. 이에 따라 상기 주파수 도약부에 대한 상세한 설명은 생략하도록 한다. 또한 상기 시그마 델타 변복조부는 상기 시그마 델타 제어부(270)에서 인가되는 입력 신호와 내부에서 설정되는 소정의 궤환 계수에 의하여 시그마 델타 복조하며, 분주기(250)에서 출력된 주파수 신호가 클럭에 입력되어 클럭 속도의 변화함에 따라 변하는 분수 형태의 분주비가 주기성을 가지는 신호로 출력되게 한다.The synchronizer 460 synchronizes N and k bits from the output signal of the third mixer 440 and outputs the same to the frequency hopping unit 200. At this time, the frequency hopping part 200 is input to the sigma delta control unit 270, and the sigma delta modulation and demodulation unit 260 operates under the control of the sigma delta control unit 27 so that the phase-locking loop 250 performs a second mixer ( 430) outputs an output signal. Here, the frequency hopping part performs the same configuration and operation as the frequency hopping part described above. Accordingly, detailed description of the frequency hopping section will be omitted. In addition, the sigma delta modulation and demodulation unit demodulates the sigma delta by the input signal applied from the sigma delta control unit 270 and a predetermined feedback coefficient set therein, and the frequency signal output from the divider 250 is inputted to the clock and clocked. Fractional ratios in the form of fractions that change as the speed changes are output as signals with periodicity.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

이상에서 상세히 설명한 바와 같이 본 발명은 기존의 위상동기루프의 주파수 합성기의 프로그램어블 카운터의 상위 비트에 시그마 델타 변복조부를 삽입함으로써, 빠른 주파수 도약이 가능하도록 하는 효과가 있다.As described in detail above, the present invention has an effect of enabling rapid frequency hopping by inserting a sigma delta modulation and demodulation unit into the upper bits of a programmable counter of a conventional phase synchronizing loop frequency synthesizer.

Claims

A transmitter which transmits a transmission signal to the outside by mixing a baseband transmission signal and a PN spreading code with a predetermined fractional frequency signal for frequency hopping and then adjusting the frequency up to a high frequency band;

It consists of a receiver which demodulates the baseband received signal by mixing the PN despreading code with the received signal which is output by mixing down the frequency of the high frequency received signal received from the outside and then mixing the predetermined fractional frequency signal for frequency hopping. Characterized by a frequency hopping system.

The method of claim 1, wherein the transmitting unit,

A baseband section for outputting a baseband signal;

A first mixer for mixing the baseband signal and the PN spreading code to spread and output a band of the baseband signal;

A frequency hopping unit for performing frequency hopping by sigma delta modulating the frequency division type into a fractional type to maintain a specific phase;

A second mixer for mixing and outputting the output signal of the frequency hopping unit and the output signal of the first mixer;

A third mixer for mixing the second mixer output signal and the carrier to output a high frequency signal whose frequency is upwardly adjusted;

And a high power amplifier configured to high power amplify and output the output signal of the third mixer.

The method of claim 2, wherein the frequency hopping unit,

A fractional frequency synthesizing apparatus using a sigma delta modulation and demodulation unit includes: a phase-frequency detection unit for generating a pulse by detecting a phase difference between a reference frequency and an output signal of a divider;

A charge pump which receives an output pulse of the phase-frequency detector and outputs a predetermined current;

A low pass filter for outputting a frequency control voltage by filtering the low pass component of the signal output from the charge pump;

A voltage controlled oscillator for oscillating according to the frequency control voltage output from the low pass filter and outputting a frequency signal;

A divider which divides and outputs a frequency signal of the voltage controlled oscillator at a predetermined division ratio;

A sigma delta modulation and demodulation unit configured to output a signal by sigma delta modulation in synchronization with the output signal of the divider;

And a sigma delta control unit for outputting an input signal applied to the sigma delta modulation and demodulation unit and a signal for setting the division ratio of the frequency divider.

The method of claim 3, wherein the sigma delta modulation and demodulation unit,

The sigma delta modulation is performed by an input signal applied from the sigma delta control unit and a predetermined feedback coefficient set therein, and a fractional division ratio that changes as the clock speed is input to the frequency signal output from the divider is changed. A frequency hopping system, characterized in that it is output as a signal having a periodicity.

The method of claim 1, wherein the receiving unit,

A first mixer for mixing the high frequency received signal and the carrier to remove the received signal from the carrier frequency to output the received signal from which the carrier frequency has been removed;

A frequency hopping unit for performing sigma delta demodulation so that the division type is a fractional type to be maintained in a specific phase;

A second mixer configured to mix the output signal of the frequency hopping unit and the output signal of the first mixer and to adjust the frequency signal to be hopped down and to output it;

A third mixer for mixing the output signal of the second mixer and the PN despreading code to output a band despread and demodulated baseband signal;

A synchronization unit for synchronizing an input signal for sigma delta demodulation with the output signal of the third mixer and feeding the feedback signal back to the frequency hopping unit;

And a baseband portion configured to receive a baseband signal from the output signal of the third mixer.

The method of claim 5, wherein the frequency hopping unit,

The method of claim 6, wherein the sigma delta modulation and demodulation unit,

The sigma delta demodulates according to an input signal applied from the sigma delta control unit and a predetermined feedback coefficient set therein, and the frequency division signal output from the divider is inputted to the clock to change the fractional division ratio that changes as the clock speed changes. A frequency hopping system, characterized in that it is output as a signal having a periodicity.