KR20080017637A - Method for repairing in semiconductor device using a fuse - Google Patents

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KR20080017637A
KR20080017637A KR1020060078951A KR20060078951A KR20080017637A KR 20080017637 A KR20080017637 A KR 20080017637A KR 1020060078951 A KR1020060078951 A KR 1020060078951A KR 20060078951 A KR20060078951 A KR 20060078951A KR 20080017637 A KR20080017637 A KR 20080017637A
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Abstract

A repairing method of a semiconductor device using a fuse is provided to suppress exposure of a TiN layer to the outside by removing the TiN layer of the fuse before a fuse cutting process. A conductive layer is formed on a substrate(30). An anti-reflective layer is formed on the conductive layer. A metal line(32A) and a fuse line(32B) are formed by etching the anti-reflective layer and the conductive layer. The anti-reflective layer of the fuse line is removed. An interlayer dielectric(37,38) is formed on the metal line and the fuse. A fuse line is cut by etching the interlayer dielectric and the fuse line. The anti-reflective layer is formed of TiN. The conductive layer is formed of Al. The interlayer dielectric is formed with an SOG layer.

Description

퓨즈를 이용한 반도체 소자의 리페어 방법{METHOD FOR REPAIRING IN SEMICONDUCTOR DEVICE USING A FUSE}Repair method for semiconductor devices using fuses {METHOD FOR REPAIRING IN SEMICONDUCTOR DEVICE USING A FUSE}

도 1a 내지 도 1c는 종래기술에 따른 퓨즈 형성 및 이를 이용한 반도체 소자의 리페어 방법을 설명하기 위해 도시한 공정단면도.1A to 1C are cross-sectional views illustrating a fuse formation and a repair method of a semiconductor device using the same according to the related art.

도 2는 종래기술에 따른 경우 층간절연막 내에 크랙이 발생된 것을 나타낸 SEM(Scanning Electron Microscope) 사진.Figure 2 is a SEM (Scanning Electron Microscope) photo showing that the crack is generated in the interlayer insulating film according to the prior art.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 퓨즈 형성 및 이를 이용한 반도체 소자의 리페어 방법을 설명하기 위해 도시한 공정단면도.3A to 3D are cross-sectional views illustrating a fuse formation and a repair method of a semiconductor device using the same according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10, 30 : 반도체 기판10, 30: semiconductor substrate

11, 31 : 제1 층간절연막11, 31: first interlayer insulating film

12A, 32A : 금속배선12A, 32A: Metal Wiring

12B, 32B : 퓨즈12B, 32B: Fuse

13, 33 : TiN막13, 33: TiN film

15, 35 : 감광막 패턴15, 35 photosensitive film pattern

17, 37 : 제2 층간절연막17, 37: second interlayer insulating film

18, 38 : 제3 층간절연막18, 38: third interlayer insulating film

39 : 제4 층간절연막39: fourth interlayer insulating film

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체 소자의 결함을 보완해주는 퓨즈(fuse)를 이용한 반도체 소자의 리페어 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method for repairing a semiconductor device using a fuse that compensates for defects in the semiconductor device.

반도체 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다. 따라서, 현재에는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하, 리던던시(redundancy) 셀이라 함)을 이용하여 불량셀을 대체하는 리페어 작업을 진행함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.In the manufacture of semiconductor devices, if any one of a number of fine cells is defective, the semiconductor device does not function as a memory and thus is treated as a defective product. However, even though only some cells in the memory have failed, discarding the entire device as a defective product is an inefficient process in terms of yield. Therefore, a repair operation is performed to replace defective cells by using spare memory cells (hereinafter, referred to as redundancy cells) previously installed in the memory, thereby improving the yield by restoring the entire memory.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sapre column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.In the repair operation using the redundancy cell, a spare low and a spare column are pre-installed for each cell array, so that defective memory cells having defects are replaced with spare memory cells in row / column units. It proceeds in a relaxed manner, which is described in detail as follows.

즉, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(adress)를 스페어 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부회로에서 실행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈(fuse)를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 결국, 이 퓨즈 박스를 통하여 레이저가 조사됨에 따라 하부의 퓨즈가 끊어지게 되는 것이다.In other words, when a defective memory cell is selected through a test after wafer processing is completed, a program for changing an address corresponding to the address signal of the spare cell is executed in the internal circuit. Therefore, when an address signal corresponding to a bad line is input in actual use, the selection is switched to a spare line instead. One of the programming methods is a method of burning a fuse with a laser beam and breaking it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse are called a fuse box. As a result, as the laser is irradiated through the fuse box, the lower fuse is blown.

특히, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트라인(bit line)과 같은 도전층과 함께 형성하거나 비트라인 대신에 비트라인 상부에 형성되는 캐패시터의 상부전극 또는 컨택을 연결하는 금속배선과 함께 형성한다. 이하에서는, 도 1a 내지 도 1c를 참조하여 이러한 종래기술에 따른 퓨즈 형성 및 이를 이용한 반도체 소자의 리페어 방법에 대해 살펴보기로 한다. 여기서는, 일례로 금속배선과 함께 퓨즈가 형성되는 경우에 대해 설명하기로 한다.In particular, the fuse is not formed separately by an additional process but is formed with a conductive layer such as a bit line or with a metal wiring connecting the upper electrode or contact of a capacitor formed on the bit line instead of the bit line. do. Hereinafter, a fuse formation according to the related art and a repair method of a semiconductor device using the same will be described with reference to FIGS. 1A to 1C. Here, an example in which a fuse is formed together with a metal wiring will be described.

먼저, 도 1a에 도시된 바와 같이, 소정의 반도체 소자 제조공정이 완료된 반도체 기판(10) 상부에 제1 층간절연막(11)을 형성한다. 이후에는, 금속배선(12A) 형성공정을 진행함과 동시에 제1 층간절연막(11) 상부에 퓨즈(12B)를 형성한다. 예컨대, 제1 층간절연막(11) 상에 금속배선용 도전층(미도시)을 증착한 후, 도전층 상에 반사방지막으로 저반사율을 갖는 TiN막(13)을 증착한다. 그리고, TiN막(13) 상에 형성된 소정의 감광막 패턴(15)을 통해 TiN막(13) 및 도전층을 식각하여 서로 일정 거리 이격된 금속배선(12A) 및 퓨즈라인(12B, 이하 퓨즈라 함)을 형성한다. First, as shown in FIG. 1A, a first interlayer insulating film 11 is formed on a semiconductor substrate 10 on which a predetermined semiconductor device manufacturing process is completed. Subsequently, while forming the metal wiring 12A, the fuse 12B is formed on the first interlayer insulating film 11. For example, a metal wiring conductive layer (not shown) is deposited on the first interlayer insulating film 11, and then a TiN film 13 having a low reflectance is deposited on the conductive layer as an antireflection film. Then, the TiN film 13 and the conductive layer are etched through the predetermined photosensitive film pattern 15 formed on the TiN film 13, and the metal wiring 12A and the fuse line 12B, hereinafter referred to as fuses, are separated from each other by a predetermined distance. ).

이어서, 도 1b에 도시된 바와 같이, 스트립(strip) 공정을 통해 감광막 패턴(15, 도 1a 참조)을 제거한 후, 금속배선(12A) 및 퓨즈(12B)를 포함한 제1 층간절연막(11)의 상부면 단차를 따라 제2 층간절연막(17)을 증착한다. 이후에는, 제2 층간절연막(17) 상부에 두꺼운 제3 층간절연막(18)을 증착한다. 또한, 도면에 도시하진 않았지만 퓨즈(12B)와 연결되는 배선 형성공정을 별도로 진행할 수 있다.Subsequently, as shown in FIG. 1B, after the photosensitive film pattern 15 (see FIG. 1A) is removed through a strip process, the first interlayer insulating film 11 including the metal wiring 12A and the fuse 12B is removed. A second interlayer insulating film 17 is deposited along the top surface step. Thereafter, a thick third interlayer insulating film 18 is deposited on the second interlayer insulating film 17. In addition, although not shown in the drawing, the wiring forming process connected to the fuse 12B may be separately performed.

이어서, 도 1c에 도시된 바와 같이, 퓨즈(12B)에서 리페어될 부분을 끊어버리는 퓨즈 커팅(cutting) 공정을 실시한다. Subsequently, as illustrated in FIG. 1C, a fuse cutting process of cutting off the portion to be repaired in the fuse 12B is performed.

그러나, 이와 같이 퓨즈 커팅을 실시한 후에는 퓨즈(12B) 상부에 잔류하는 TiN막(13)이 외부로 노출되면서 부식('B' 방향으로 부식)되게 된다. 이로 인하여, 인접한 배선 및 절연층이 갈라지는 크랙(crack) 현상이 발생하게 되는 문제가 있다. 즉, 노출된 TiN막(13)이 고습 조건에서 수분과 반응함에 따라 TiOx(x는 자연수)로 산화되면서 'A'와 같이 부피 팽창이 일어나게 되는데, 그로 인하여 퓨즈 주변이 스트레스를 받아 'D'방향으로 크랙 현상이 발생하게 되는 것이다. 이러한 크랙 현상은, 소자의 구조를 불안정하게 하여 소자의 수율 및 신뢰성을 저하시키는 원인이 된다. 참고로, 도 2는 실제로 퓨즈 주변의 층간절연막 내에 크랙(IMD Crack, 'C' 부위 참조)이 발생된 것을 나타낸 SEM 사진이다.However, after the fuse cutting is performed in this manner, the TiN film 13 remaining on the upper portion of the fuse 12B is exposed to the outside and is corroded (corrosion in the 'B' direction). As a result, there is a problem that a crack phenomenon occurs in which adjacent wirings and insulating layers are cracked. That is, as the exposed TiN film 13 reacts with moisture in a high humidity condition, it is oxidized to TiOx (x is a natural water) and thus volume expansion occurs as in 'A', thereby causing stress around the fuse to 'D' direction. The crack phenomenon will occur. Such a crack phenomenon causes the structure of the device to become unstable and causes a decrease in yield and reliability of the device. For reference, FIG. 2 is an SEM image showing that a crack (refer to 'IMD Crack', 'C' region) is actually generated in the interlayer insulating film around the fuse.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 퓨즈 커팅 후 퓨즈 주변에 발생하는 크랙 현상을 억제할 수 있는 퓨즈를 이용한 반도체 소자의 리페어 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for repairing a semiconductor device using a fuse capable of suppressing a crack occurring around a fuse after cutting the fuse of the semiconductor device.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부에 도전층을 증착하는 단계와, 상기 도전층 상에 반사방지막을 형성하는 단계와, 상기 반사방지막 및 상기 도전층을 식각하여 금속배선 및 퓨즈라인을 형성하는 단계와, 상기 퓨즈라인의 반사방지막을 제거하는 단계와, 상기 금속배선 및 상기 퓨즈 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막 및 상기 퓨즈라인을 선택적으로 식각하여 상기 퓨즈라인을 커팅하는 단계를 포함하는 퓨즈를 이용한 반도체 소자의 리페어 방법을 제공한다. 바람직하게, 상기 반사방지막은 TiN막으로 이루어진다.According to an aspect of the present invention, there is provided a method for forming an anti-reflection film, the method comprising: depositing a conductive layer on a substrate, forming an anti-reflection film on the conductive layer, and etching the anti-reflection film and the conductive layer. Forming a metal wiring and a fuse line, removing an anti-reflection film of the fuse line, forming an interlayer insulating film on the metal wiring and the fuse, and selectively etching the interlayer insulating film and the fuse line. To provide a repair method of a semiconductor device using a fuse comprising the step of cutting the fuse line. Preferably, the antireflection film is made of a TiN film.

또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상부에 도전층을 증착하는 단계와, 상기 도전층 상에 반사방지막을 형성하는 단계와, 상기 반사방지막 및 상기 도전층을 식각하여 상기 기판 상부에 금속배선 및 퓨즈라인을 형성하는 단계와, 상기 금속배선 및 상기 퓨즈라인을 포함한 기판 상부에 제1 층간절연막을 형성하는 단계와, 상기 퓨즈라인의 반사방지막이 제거되도록 상기 제1 층간절연막 및 상기 반사방지막을 화학적기계적연마하는 단계와, 상기 금속배선 및 상기 퓨즈라인 상부에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 및 상기 퓨즈라인의 일부를 식각하여 상기 퓨즈라인을 커팅하는 단계 를 포함하는 퓨즈를 이용한 반도체 소자의 리페어 방법을 제공한다.In addition, the present invention according to another aspect for achieving the above object, the step of depositing a conductive layer on the substrate, forming an anti-reflection film on the conductive layer, the anti-reflection film and the conductive layer Etching to form a metal interconnection and a fuse line on the substrate; forming a first interlayer insulating layer on the substrate including the metal interconnection and the fuse line; and removing the anti-reflection film of the fuse line. Chemical mechanical polishing of the first interlayer insulating film and the anti-reflection film, forming a second interlayer insulating film on the metal wiring and the fuse line, and etching a portion of the second interlayer insulating film and the fuse line to etch the fuse It provides a method for repairing a semiconductor device using a fuse comprising the step of cutting a line.

본 발명은, 퓨즈라인를 커팅한 후 노출된 퓨즈라인의 TiN막이 부식됨에 따라 발생하는 크랙 현상을 방지하기 위하여, 금속배선 및 퓨즈라인을 형성한 다음 퓨즈라인을 커팅하기 전에 미리 TiN막을 제거한다. 이때, TiN막은 퓨즈라인과 동시에 형성되는 금속배선을 패터닝하는데 금속배선에 의한 반사율을 감소시키기 위해 필요한 막이어서 금속배선 형성시에는 필요하나 퓨즈라인 커팅시에는 불필요하므로 퓨즈라인 커팅시에는 존재하지 않아도 무방하다.The present invention removes the TiN film before cutting the fuse line after forming the metal wiring and the fuse line in order to prevent cracking caused by the corrosion of the exposed TiN film of the fuse line after cutting the fuse line. At this time, the TiN film is a film necessary to reduce the reflectance caused by the metal wiring to pattern the metal wiring formed at the same time as the fuse line, which is necessary when forming the metal wiring, but unnecessary when cutting the fuse line. Do.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 3a 내지 도 3d는 본 발명의 실시예에 따른 퓨즈 형성 및 이를 이용한 반도체 소자의 리페어 방법에 대해 살펴보기로 한다. 여기서는, 일례로 금속배선과 함께 퓨즈가 형성되는 경우에 한정하여 설명하기로 한다.3A to 3D illustrate a fuse formation and a repair method of a semiconductor device using the same according to an embodiment of the present invention. Here, the description will be made only when the fuse is formed together with the metal wiring as an example.

먼저, 도 3a에 도시된 바와 같이, 소정의 반도체 소자 제조공정이 완료된 반도체 기판(30) 상부에 제1 층간절연막(31)을 형성한다. 이후에는, 금속배선(32A) 형성공정을 진행함과 동시에 제1 층간절연막(31) 상부에 퓨즈라인(32B, 이하 퓨즈라 함)을 형성한다. 예컨대, 제1 층간절연막(31) 상에 금속배선용 도전층(미도시)으로 알루미늄(Al)을 증착한 후, 도전층 상에 반사방지막으로 저반사율을 갖는 TiN막(33)을 증착한다. 이때, TiN막(33)은 금속배선 패터닝(patterning)을 위한 사진공정시 금속배선에 의한 반사율을 최소화하기 위해 형성한다. 이어서, TiN막(33) 상에 형성된 소정의 감광막 패턴(35)을 통해 TiN막(33) 및 도전층을 식각하여 서로 일정 거리 이격된 금속배선(32A) 및 퓨즈(32B)를 형성한다. First, as shown in FIG. 3A, a first interlayer insulating layer 31 is formed on the semiconductor substrate 30 on which a predetermined semiconductor device manufacturing process is completed. Subsequently, while forming the metal wiring 32A, a fuse line 32B (hereinafter referred to as a fuse) is formed on the first interlayer insulating layer 31. For example, aluminum (Al) is deposited on the first interlayer insulating film 31 with a conductive layer (not shown) for metal wiring, and then a TiN film 33 having a low reflectance is deposited on the conductive layer as an antireflection film. At this time, the TiN film 33 is formed to minimize the reflectance by the metal wiring during the photolithography process for patterning the metal wiring. Subsequently, the TiN film 33 and the conductive layer are etched through the predetermined photosensitive film pattern 35 formed on the TiN film 33 to form the metal wiring 32A and the fuse 32B spaced apart from each other by a predetermined distance.

이어서, 도 3b에 도시된 바와 같이, 금속배선(32A) 및 퓨즈(32B)를 포함한 제1 층간절연막(31)의 상부면 단차를 따라 제2 층간절연막(37)을 증착한 후, 제2 층간절연막(37) 상부에 금속배선(32A) 및 퓨즈(32B) 간의 빈 공간이 매립되도록 제3 층간절연막(38)을 증착한다. 이때, 제2 층간절연막(37) 및 제3 층간절연막(38)은 금속배선(32A) 및 퓨즈(32B)를 보호하고 절연시키기 위해 형성하는데, 제3 층간절연막(38)은 금속배선(32A) 사이의 빈 공간이 완전히 매립되도록 유동성이 우수한 절연막으로 형성한다. 예컨대, 제3 층간절연막(38)은 SOG(Spin On Glass)막으로 형성한다. 이후, 도면에 도시하진 않았지만 퓨즈(32B)와 연결되는 배선 형성공정을 별도로 진행할 수 있다.Subsequently, as shown in FIG. 3B, the second interlayer insulating film 37 is deposited along the top surface of the first interlayer insulating film 31 including the metal wiring 32A and the fuse 32B. The third interlayer insulating film 38 is deposited on the insulating film 37 to fill the empty space between the metal wiring 32A and the fuse 32B. At this time, the second interlayer insulating film 37 and the third interlayer insulating film 38 are formed to protect and insulate the metal wiring 32A and the fuse 32B. The third interlayer insulating film 38 is formed of the metal wiring 32A. It is formed of an insulating film having excellent fluidity so that the empty space therebetween is completely filled. For example, the third interlayer insulating film 38 is formed of a spin on glass (SOG) film. Subsequently, although not shown in the drawing, the wire forming process connected to the fuse 32B may be separately performed.

이어서, 도 3c에 도시된 바와 같이, 화학적기계적연마(CMP, Chemical Mechanical Polishing) 공정을 실시하여 퓨즈(32B) 상부로 노출된 TiN막(33, 도 3b 참조)을 제거한다. 이로써, 제2 및 제3 층간절연막(37, 38)과 금속배선(32A) 및 퓨즈(32B) 간의 단차가 제거된다. 즉, 후속 퓨즈 커팅 공정 후 TiN막(33)이 노출되면서 퓨즈 주변의 배선 및 절연막 내에 크랙 현상이 발생되는 것을 방지하기 위해 퓨즈 커팅 공정을 실시하기 전에 미리 문제가 되는 TiN막(33)을 제거하는 것이다. 특히, TiN막(33)은 금속배선(32A)을 패터닝하기 위해 필요한 막으로 이후의 공정에서는 불필요한 막이다.Subsequently, as shown in FIG. 3C, a chemical mechanical polishing (CMP) process is performed to remove the TiN film 33 (see FIG. 3B) exposed to the upper portion of the fuse 32B. This eliminates the step difference between the second and third interlayer insulating films 37 and 38, the metal wiring 32A, and the fuse 32B. That is, to prevent the occurrence of cracks in the wiring and the insulating film around the fuse while the TiN film 33 is exposed after the subsequent fuse cutting process, the troublesome TiN film 33 is removed before the fuse cutting process is performed. will be. In particular, the TiN film 33 is a film necessary for patterning the metal wiring 32A and is unnecessary in a subsequent process.

이어서, 도 3d에 도시된 바와 같이, 평탄화된 제2 및 제3 층간절연막(37, 38), 금속배선(32A) 및 퓨즈(32B) 상부에 두꺼운 제4 층간절연막(39)을 증착한다. 이후에는, 퓨즈(32B)가 리페어될 부분을 끊어버리는 퓨즈 커팅 공정을 실시한다. 이로써, 퓨즈(32B)의 일부가 끊어지게 된다. 이러한 퓨즈 커팅 공정 후에는 노출되는 TiN막(33, 도 3b 참조)이 없어 고습 조건에서 수분과 반응할 물질이 없게 된다. 따라서, TiN막(33)의 부식에 의한 크랙 발생을 염려할 필요가 없다.3D, a thick fourth interlayer insulating film 39 is deposited over the planarized second and third interlayer insulating films 37 and 38, the metal wiring 32A, and the fuse 32B. Thereafter, a fuse cutting process of cutting off the portion where the fuse 32B is to be repaired is performed. As a result, part of the fuse 32B is blown. After the fuse cutting process, there is no exposed TiN layer 33 (see FIG. 3B), and thus there is no material reacting with moisture under high humidity conditions. Therefore, there is no need to worry about crack generation due to corrosion of the TiN film 33.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 퓨즈를 커팅하기 전에 미리 금속배선과 함께 형성된 퓨즈의 TiN막을 제거함으로써, 퓨즈를 커팅한 후 TiN막이 외부로 노출되지 않도록 한다. 이를 통해, TiN막의 부식으로 인해 퓨즈 주변의 배선 및 절연막 내에 발생하는 크랙 현상을 억제할 수 있다. 나아가서는, 소자의 수율 및 신뢰성을 개선시킬 수 있다.As described above, according to the present invention, the TiN film of the fuse formed together with the metal wiring is removed before the fuse is cut, so that the TiN film is not exposed to the outside after the fuse is cut. As a result, cracks occurring in the wiring and the insulating film around the fuse due to the corrosion of the TiN film can be suppressed. Further, the yield and reliability of the device can be improved.

Claims (8)

기판 상부에 도전층을 증착하는 단계;Depositing a conductive layer over the substrate; 상기 도전층 상에 반사방지막을 형성하는 단계;Forming an anti-reflection film on the conductive layer; 상기 반사방지막 및 상기 도전층을 식각하여 금속배선 및 퓨즈라인을 형성하는 단계;Etching the anti-reflection film and the conductive layer to form metal wiring and fuse lines; 상기 퓨즈라인의 반사방지막을 제거하는 단계; Removing the anti-reflection film of the fuse line; 상기 금속배선 및 상기 퓨즈 상부에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the metal wiring and the fuse; And 상기 층간절연막 및 상기 퓨즈라인을 선택적으로 식각하여 상기 퓨즈라인을 커팅하는 단계Selectively etching the interlayer insulating layer and the fuse line to cut the fuse line 를 포함하는 퓨즈를 이용한 반도체 소자의 리페어 방법.Repair method of a semiconductor device using a fuse comprising a. 제 1 항에 있어서,The method of claim 1, 상기 반사방지막은 TiN으로 형성하는 퓨즈를 이용한 반도체 소자의 리페어 방법.The anti-reflection film is a repair method of a semiconductor device using a fuse formed of TiN. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 도전층은 Al로 형성하는 퓨즈를 이용한 반도체 소자의 리페어 방법.The conductive layer is a repair method of a semiconductor device using a fuse formed of Al. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 층간절연막은 SOG막으로 형성하는 퓨즈를 이용한 반도체 소자의 리페어 방법.The interlayer insulating film is a repair method of a semiconductor device using a fuse formed of an SOG film. 기판 상부에 도전층을 증착하는 단계;Depositing a conductive layer over the substrate; 상기 도전층 상에 반사방지막을 형성하는 단계;Forming an anti-reflection film on the conductive layer; 상기 반사방지막 및 상기 도전층을 식각하여 상기 기판 상부에 금속배선 및 퓨즈라인을 형성하는 단계;Etching the anti-reflection film and the conductive layer to form metal wires and fuse lines on the substrate; 상기 금속배선 및 상기 퓨즈라인을 포함한 기판 상부에 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating layer on the substrate including the metal line and the fuse line; 상기 퓨즈라인의 반사방지막이 제거되도록 상기 제1 층간절연막 및 상기 반사방지막을 화학적기계적연마하는 단계;Chemical mechanical polishing the first interlayer insulating film and the anti-reflection film to remove the anti-reflection film of the fuse line; 상기 금속배선 및 상기 퓨즈라인 상부에 제2 층간절연막을 형성하는 단계; 및Forming a second interlayer insulating layer on the metal wiring and the fuse line; And 상기 제2 층간절연막 및 상기 퓨즈라인의 일부를 식각하여 상기 퓨즈라인을 커팅하는 단계Cutting the fuse line by etching a portion of the second interlayer insulating layer and the fuse line; 를 포함하는 퓨즈를 이용한 반도체 소자의 리페어 방법.Repair method of a semiconductor device using a fuse comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 반사방지막은 TiN으로 형성하는 퓨즈를 이용한 반도체 소자의 리페어 방법.The anti-reflection film is a repair method of a semiconductor device using a fuse formed of TiN. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 도전층은 Al로 형성하는 퓨즈를 이용한 반도체 소자의 리페어 방법.The conductive layer is a repair method of a semiconductor device using a fuse formed of Al. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 제1 층간절연막은 SOG막으로 형성하는 퓨즈를 이용한 반도체 소자의 리페어 방법.The first interlayer insulating film is a repair method of a semiconductor device using a fuse formed of an SOG film.
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