KR20080014356A - Dual feed forward ring oscillator - Google Patents

Dual feed forward ring oscillator Download PDF

Info

Publication number
KR20080014356A
KR20080014356A KR1020060075936A KR20060075936A KR20080014356A KR 20080014356 A KR20080014356 A KR 20080014356A KR 1020060075936 A KR1020060075936 A KR 1020060075936A KR 20060075936 A KR20060075936 A KR 20060075936A KR 20080014356 A KR20080014356 A KR 20080014356A
Authority
KR
South Korea
Prior art keywords
stage
path
delay
input terminal
output
Prior art date
Application number
KR1020060075936A
Other languages
Korean (ko)
Inventor
정석민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060075936A priority Critical patent/KR20080014356A/en
Publication of KR20080014356A publication Critical patent/KR20080014356A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00208—Layout of the delay element using FET's using differential stages

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

A dual feed-forward ring oscillator is provided to output a high output frequency without decreasing the number of delay stages by using a dual feed-forward loop between delay stages. First to eighth delay stages(110-180) are directly connected to one another. The eighth to first delay stages are cross-linked with one another. A main input terminal of first and second path input terminals of the respective delay stages is connected to first and second path output terminals of a previous delay stage. The main input terminal of the first and second path input terminals of the first delay stage is connected to first and second output terminals of the eighth delay stage, respectively. A pre-in input terminal of the first and second path input terminals of the respective delay stages is connected to the first and second path output terminals of a second-previous delay stage.

Description

이중 피드 포워드 링 오실레이터 {Dual Feed Forward Ring Oscillator}Dual Feed Forward Ring Oscillator

도1은 본 발명의 일 실시예에 의한 링 오실레이터의 지연 스테이지의 회로도이다.1 is a circuit diagram of a delay stage of a ring oscillator according to an embodiment of the present invention.

도2는 본 발명의 일 실시예에 의한 링 오실레이터의 회로도이다.2 is a circuit diagram of a ring oscillator according to an embodiment of the present invention.

도3은 본 발명의 일 실시예에 의해, 짝수 개의 지연 스테이지를 포함한 링 오실레이터의 연결관계를 나타낸 개념도이다.3 is a conceptual diagram illustrating a connection relationship of a ring oscillator including an even number of delay stages according to an embodiment of the present invention.

도4은 본 발명의 일 실시예에 의해, 짝수 개의 지연 스테이지를 포함한 링 오실레이터의 연결관계를 나타낸 개념도이다.4 is a conceptual diagram illustrating a connection relationship of a ring oscillator including an even number of delay stages according to an embodiment of the present invention.

도5은 본 발명의 일 실시예에 의해, 홀수 개의 지연 스테이지를 포함한 링 오실레이터의 연결관계를 나타낸 개념도이다.5 is a conceptual diagram illustrating a connection relationship of a ring oscillator including odd delay stages according to an exemplary embodiment of the present invention.

도6은 본 발명의 일 실시예에 의해, 홀수 개의 지연 스테이지를 포함한 링 오실레이터의 연결관계를 나타낸 개념도이다.6 is a conceptual diagram illustrating a connection relationship of a ring oscillator including an odd number of delay stages according to an embodiment of the present invention.

도7은 종래의 링 오실레이터와 본 발명의 일 실시예에 의한 링 오실레이터를 사용한 전압제어발진기의 시뮬레이션 결과이다.7 is a simulation result of a voltage controlled oscillator using a conventional ring oscillator and a ring oscillator according to an embodiment of the present invention.

도8은 본 발명의 일 실시예에 의한 위상고정루프의 블록도이다.8 is a block diagram of a phase locked loop according to an embodiment of the present invention.

도9는 본 발명의 일 실시예에 의한 위상고정루프에 포함된 전압제어발진기의 블록도이다.9 is a block diagram of a voltage controlled oscillator included in a phase locked loop according to an embodiment of the present invention.

도10은 본 발명의 일 실시예에 의한 위상고정루프에 포함된 전압제어발진기의 변조발진신호의 파형도이다.10 is a waveform diagram of a modulation oscillation signal of a voltage controlled oscillator included in a phase locked loop according to an embodiment of the present invention.

본 발명은 링 오실레이터에 관한 것으로써, 보다 상세하게는 링 오실레이터의 지연 스테이지들간에 이중 피드 포워드 루프(Dual Feed Forward Loop)를 적용하여 출력 주파수를 상승시키는 링 오실레이터에 관한 것이다. 또한 본 발명은 이중 피드 포워드 링 오실레이터를 포함하는 위상고정루프에 관한 것이다.The present invention relates to a ring oscillator, and more particularly, to a ring oscillator for raising an output frequency by applying a dual feed forward loop between delay stages of a ring oscillator. The invention also relates to a phase locked loop comprising a dual feed forward ring oscillator.

전압제어발진기는 외부에서 인가된 전압에 비례한 주파수를 발생시키는 장치이다. 전압제어발진기는 특히 클럭을 발생시키고 동기화 시키는 위상 고정 루프에서 많이 발견된다. 이런 위상고정루프는 수신기, 변환기, 주파수 변조기, 복조기, 그밖의 다양한 고주파 전자 장치에 사용된다.A voltage controlled oscillator is a device that generates a frequency proportional to an externally applied voltage. Voltage controlled oscillators are especially found in phase locked loops that generate and synchronize clocks. These phase locked loops are used in receivers, transducers, frequency modulators, demodulators, and various other high frequency electronic devices.

일반적으로 전압제어발진기에는 다수의 지연 스테이지(Delay Stage)를 링 형태로 직렬 연결한 링 오실레이터를 많이 사용하게 된다. 지연 스테이지는 하나 또는 그 이상의 버퍼나 인버터를 포함하여 입력신호를 일정시간 지연시켜 출력신호로 출력한다. 링 오실레이터에서 연결된 지연 스테이지의 개수와 지연 스테이지의 지연시간에 의해 결과적으로 전압제어발진기 발생시키는 최대 주파수가 제한될 수 있다. 종래의 일반적인 링 오실레이터에서 출력주파수는 지연 스테이지의 개수가 N, 지연시간이 t 일때,

Figure 112006057408914-PAT00001
의 값을 가진다. 따라서 지연 스테이지의 개수 N이 증가하거나, 지연시간 t가 증가할 경우 출력주파수가 감소하여 높은 주파수의 생성을 어렵게 한다.In general, a voltage oscillator uses a ring oscillator in which a plurality of delay stages are connected in series in a ring form. The delay stage includes one or more buffers or inverters to delay the input signal for a predetermined time and output the output signal. The number of delay stages connected in the ring oscillator and the delay time of the delay stages may limit the maximum frequency generated by the voltage controlled oscillator. In a conventional general ring oscillator, the output frequency is N when the number of delay stages is N and the delay time is t.
Figure 112006057408914-PAT00001
Has the value Therefore, when the number of delay stages N increases or the delay time t increases, the output frequency decreases, making it difficult to generate high frequencies.

고속 통신 장치등과 같이 전자 장치들의 동작 속도가 지속적으로 증가함에 따라 내부 회로들은 더 높은 주파수를 수용할 수 있어야 하며 동작해야 한다. 높은 주파수를 발생시키는 방법으로는 지연 스테이지의 수를 감소하는 방법이 있으나, 다양한 전자 회로의 응용들 중에는 일정 수의 지연 스테이지가 반드시 필요한 경우가 있어 지연 스테이지 수의 감소 없이 출력 주파수를 높이는 방법이 필요하다.As electronic devices such as high speed communication devices continue to increase in speed, internal circuits must be able to accommodate higher frequencies and operate. As a method of generating a high frequency, there is a method of reducing the number of delay stages, but some applications of various electronic circuits require a certain number of delay stages, and thus a method of increasing the output frequency without reducing the number of delay stages is required. Do.

또한 위상고정루프 등에서 링 오실레이터를 이용하여 고속의 주파수를 발생시킬 경우 전자파 장애(Electromagnetic Interference, EMI)가 발생할 수 있으므로 이를 감소시킬 수 있는 위상고정루프가 필요하다.In addition, when a high frequency frequency is generated using a ring oscillator in a phase locked loop, an electromagnetic interference (EMI) may occur. Therefore, a phase locked loop capable of reducing the frequency is needed.

본 발명은 위에서 상술한 필요성의 의해 제안된 것으로서, 지연 스테이지의 감소 없이 높은 출력주파수를 발생시키기 위한 링 오실레이터를 제공하는 것을 목적으로 한다.The present invention has been proposed by the necessity described above, and an object thereof is to provide a ring oscillator for generating a high output frequency without reducing the delay stage.

또한 본 발명은 높은 출력주파수를 발생시키며 전자파 장애의 발생을 감소시킨 위상고정루프를 제공하는 것을 목적으로 한다.It is also an object of the present invention to provide a phase locked loop that generates a high output frequency and reduces the occurrence of electromagnetic interference.

본 발명의 일 실시예에 의한 링 오실레이터는 직렬 루프 형태로 연결된 짝수 개의 지연 스테이지들을 포함하며, 두 지연 스테이지들간의 연결들은 홀수 개의 교차연결들과 홀수 개의 직접연결들을 포함한다. 상기 지연 스테이지 각각은 제1 경로 출력단자와, 상기 제1 경로 출력단자의 출력 신호와 반전된 출력 신호를 출력하는 제2 경로 출력단자와, 제1 경로 입력 단자 및 제2 경로 입력 단자를 포함한다.A ring oscillator according to an embodiment of the present invention includes an even number of delay stages connected in series loop form, and the connections between the two delay stages include odd cross connections and odd direct connections. Each of the delay stages includes a first path output terminal, a second path output terminal for outputting an output signal and an inverted output signal of the first path output terminal, and a first path input terminal and a second path input terminal. .

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 1단계 이전 지연 스테이지와 직접연결된 경우 상기 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 1단계 이전 지연 스테이지와 교차연결된 경우 상기 1단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the first and second path output terminals of the delay stage before the first stage when directly connected to the delay stage before the stage 1, and before the stage 1 When cross-connected with the delay stage, the second and first path output terminals of the delay stage before the first stage are respectively connected.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 2단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 각각 연결되고, 상기 2단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 상기 제1 및 상기 제2 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the second and first path output terminals of the delay stage before the second stage when the first and second path input terminals are evenly connected to the delay stage before the stage two, respectively. When the odd numbered delay stage is cross-connected an odd number of times, the first and second path output terminals of the second stage delay stage are respectively connected.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 3단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 3단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the first and second path output terminals of the delay stage before the third stage when the first and second path input terminals are evenly connected to the delay stage before the stage 3, respectively. When the odd-numbered delay stage is cross-connected an odd number of times, the second and first path output terminals of the three-step delay stage are respectively connected.

상기 교차연결의 수는 1개일 수 있다.The number of crosslinks may be one.

상기 제1 및 제2 경로 입력단자 각각은, 1단계 이전 지연 스테이지와 연결된 메인 입력단자와, 2단계 이전 지연 스테이지와 연결된 제1 프리 인 입력단자와, 3단계 이전 지연 스테이지와 연결된 제2 프리 인 입력단자를 포함할 수 있다.Each of the first and second path input terminals may include a main input terminal connected to a delay stage before the first stage, a first free-in input terminal coupled to the delay stage before the second stage, and a second free in connected to the delay stage before the third stage. It may include an input terminal.

상기 지연 스테이지 각각은, 상기 제1 경로 입력단자의 메인 입력단자와 상기 제1 경로 출력단자와 연결된 제1 인버터와, 상기 제1 경로 입력단자의 제1 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제2 인버터와, 상기 제1 경로 입력단자의 제2 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제3 인버터와, 상기 제2 경로 입력단자의 메인 입력단자와 상기 제2 경로 출력단자와 연결된 제4 인버터와, 상기 제2 경로 입력단자의 제1 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제5 인버터와, 상기 제2 경로 입력단자의 제2 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제6 인버터를 포함할 수 있다.Each of the delay stages may include a first inverter connected to a main input terminal of the first path input terminal and the first path output terminal, a first pre-in input terminal of the first path input terminal, and the first path output terminal; A second inverter connected to the second inverter; a second inverter connected to the second pre-in input terminal of the first path input terminal and the first path output terminal; and a main input terminal and the second path output of the second path input terminal. A fourth inverter connected to the terminal, a fifth inverter connected to the first free-in input terminal of the second path input terminal and the second path output terminal, a second free-in input terminal of the second path input terminal, and It may include a sixth inverter connected to the second path output terminal.

본 발명의 다른 실시예에 의한 링 오실레이터는 직렬 루프 형태로 연결된 홀수 개의 지연 스테이지들을 포함하며, 두 지연스테이지들간의 연결들은 짝수 개의 교차연결들과 홀수 개의 직접연결들을 포함한다. 상기 지연 스테이지 각각은 제1 경로 출력단자와, 상기 제1 경로 출력단자의 출력 신호와 반전된 출력 신호를 출력하는 제2 경로 출력단자와, 제1 경로 입력 단자 및 제2 경로 입력 단자를 포함한다.A ring oscillator according to another embodiment of the present invention includes an odd number of delay stages connected in series loop form, and the connections between the two delay stages include an even number of cross connections and an odd number of direct connections. Each of the delay stages includes a first path output terminal, a second path output terminal for outputting an output signal and an inverted output signal of the first path output terminal, and a first path input terminal and a second path input terminal. .

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 1단계 이전 지연 스테이지와 직접연결된 경우 상기 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 1단계 이전 지연 스테이지와 교차연결된 경우 상기 1단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the first and second path output terminals of the delay stage before the first stage when directly connected to the delay stage before the stage 1, and before the stage 1 When cross-connected with the delay stage, the second and first path output terminals of the delay stage before the first stage are respectively connected.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 2단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 각각 연결되고, 상기 2단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 상기 제1 및 상기 제2 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the second and first path output terminals of the delay stage before the second stage when the first and second path input terminals are evenly connected to the delay stage before the stage two, respectively. When the odd numbered delay stage is cross-connected an odd number of times, the first and second path output terminals of the second stage delay stage are respectively connected.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 3단계 이전 스테이지까지 짝수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 3단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된 것을 특징으로 한다.The first and second path input terminals of each of the delay stages are connected to the first and second path output terminals of the delay stage before the third stage, respectively, when the first and second path input terminals are evenly connected to the stage before the three stages. When the odd delay stage is cross-connected to an odd number of times, the second and first path output terminals of the third delay stage may be connected to each other.

상기 교차연결의 수는 0개일 수 있다.The number of crosslinks may be zero.

상기 제1 및 제2 경로 입력단자 각각은, 1단계 이전 지연 스테이지와 연결된 메인 입력단자와, 2단계 이전 지연 스테이지와 연결된 제1 프리 인 입력단자와, 3단계 이전 지연 스테이지와 연결된 제2 프리 인 입력단자를 포함할 수 있다.Each of the first and second path input terminals may include a main input terminal connected to a delay stage before the first stage, a first free-in input terminal coupled to the delay stage before the second stage, and a second free in connected to the delay stage before the third stage. It may include an input terminal.

상기 스테이지 각각은, 상기 제1 경로 입력단자의 메인 입력단자와 상기 제1 경로 출력단자와 연결된 제1 인버터와, 상기 제1 경로 입력단자의 제1 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제2 인버터와, 상기 제1 경로 입력단자의 제2 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제3 인버터와, 상기 제2 경로 입력단자의 메인 입력단자와 상기 제2 경로 출력단자와 연결된 제4 인버터와, 상기 제2 경로 입력단자의 제1 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제5 인버터와, 상기 제2 경로 입력단자의 제2 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제6 인버터를 포함할 수 있다.Each of the stages may include a first inverter connected to a main input terminal of the first path input terminal and the first path output terminal, a first pre-in input terminal of the first path input terminal, and the first path output terminal; A second inverter connected; a third inverter connected with a second free-in input terminal of the first path input terminal; and a main input terminal of the second path input terminal; and a second path output terminal of the second path input terminal. A fourth inverter connected to the first inverter; and a fifth inverter connected to the first free-in input terminal of the second path input terminal and the second path output terminal; and a second free-in input terminal of the second path input terminal; It may include a sixth inverter connected to the two-path output terminal.

본 발명의 또다른 실시예에 의한 위상고정루프는 입력주파수를 분주하여 기준주파수로 출력하는 프리 디바이더와, 상기 기준주파수와 피드백신호의 위상차를 비교하여 위상차에 따른 신호를 출력하는 위상비교부와, 상기 위상비교부의 출력신호를 수신하여 차지펌핑하는 차지펌프와, 상기 차지펌프의 출력을 수신하여 필터링하는 루프필터와, 상기 루프필터의 출력에 상응하는 기준발진신호를 발생시키고, 기준발진신호에서 기본지연시간의 정수배만큼 위상차가 있는 복수 개의 변조발진신호를 발생시킨 후, 이들 중 하나를 스위칭 제어신호에 응답하여 선택하여 상기 출력주파수로 출력하는 전압 제어 발진기와, 상기 출력주파수를 분주하여 상기 피드백신호를 출력하는 메인 디바이더와, 변조주파수 데이터, 변조율 데이터, 상기 출력주파수 및 상기 피드백신호를 수신하여 상기 스위칭 제어신호를 출력하는 변조제어블록을 포함한다.The phase locked loop according to another embodiment of the present invention comprises: a pre-divider for dividing an input frequency and outputting a reference frequency; A charge pump that receives and charges the output signal of the phase comparator, a loop filter that receives and filters the output of the charge pump, generates a reference oscillation signal corresponding to the output of the loop filter, and generates a reference oscillation signal based on the reference oscillation signal. A voltage controlled oscillator for generating a plurality of modulated oscillation signals having a phase difference by an integer multiple of a delay time, and selecting one of them in response to a switching control signal and outputting the output frequency at the output frequency; A main divider for outputting a modulation frequency data, a modulation rate data, the output frequency and a phase; And a modulation control block receiving the feedback signal and outputting the switching control signal.

상기 전압 제어 발진기에 포함된 링 오실레이터는, 직렬 루프 형태로 연결된 짝수 개의 지연 스테이지들을 포함하며, 두 지연 스테이지들간의 연결들은 홀수 개의 교차연결들과 홀수 개의 직접연결들을 포함하며, 상기 지연 스테이지 각각은 제1 경로 출력단자와, 상기 제1 경로 출력단자의 출력 신호와 반전된 출력 신호를 출력하는 제2 경로 출력단자와, 제1 경로 입력 단자 및 제2 경로 입력 단자를 포함한 다. The ring oscillator included in the voltage controlled oscillator includes an even number of delay stages connected in series loop form, wherein the connections between the two delay stages include odd cross connections and odd direct connections, each of which is And a first path output terminal, a second path output terminal for outputting an output signal and an inverted output signal of the first path output terminal, and a first path input terminal and a second path input terminal.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 1단계 이전 지연 스테이지와 직접연결된 경우 상기 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 1단계 이전 지연 스테이지와 교차연결된 경우 상기 1단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the first and second path output terminals of the delay stage before the first stage when directly connected to the delay stage before the stage 1, and before the stage 1 When cross-connected with the delay stage, the second and first path output terminals of the delay stage before the first stage are respectively connected.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 2단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 각각 연결되고, 상기 2단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 상기 제1 및 상기 제2 경로 출력단자와 각각 연결된다. The first and second path input terminals of each of the delay stages are respectively connected to the second and first path output terminals of the delay stage before the second stage when the first and second path input terminals are evenly connected to the delay stage before the stage two, respectively. When the odd numbered delay stage is cross-connected an odd number of times, the first and second path output terminals of the second stage delay stage are respectively connected.

상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는, 3단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 3단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된다.The first and second path input terminals of each of the delay stages are respectively connected to the first and second path output terminals of the delay stage before the third stage when the first and second path input terminals are evenly connected to the delay stage before the stage 3, respectively. When the odd-numbered delay stage is cross-connected an odd number of times, the second and first path output terminals of the three-step delay stage are respectively connected.

상기 전압제어발진기는, 상기 루프필터의 출력에 상응하는 발진신호에서 기본지연시간의 정수배만큼 지연되거나 앞서는 복수 개의 발진신호를 출력하는 상기 링 오실레이터와, 상기 복수 개의 발진신호를 각각 저장하는 복수 개의 레지스터 블록과, 상기 스위칭 제어신호에 따라 상기 레지스터 블록에 저장된 상기 복수 개 의 발진 신호들 중 하나를 선택하여 스위칭하는 복수개의 스위치들과, 상기 복수개의 스위치들 중에서 선택된 하나의 스위치를 통하여 출력되는 신호를 버퍼링하여 출력하는 출력버퍼를 포함할 수 있다.The voltage controlled oscillator may include: a ring oscillator configured to output a plurality of oscillation signals delayed or advanced by an integer multiple of a basic delay time from an oscillation signal corresponding to an output of the loop filter; and a plurality of registers respectively storing the plurality of oscillation signals A block, a plurality of switches for selecting and switching one of the plurality of oscillation signals stored in the register block according to the switching control signal, and a signal output through a switch selected from the plurality of switches It may include an output buffer for buffering and output.

이하, 본 발명의 일 실시예에 따른 링 오실레이터를 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a ring oscillator according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명의 일 실시예에 의한 링 오실레이터의 지연 스테이지의 회로도이다.1 is a circuit diagram of a delay stage of a ring oscillator according to an embodiment of the present invention.

도1을 참조하면, 각 지연 스테이지들은 각각 제1 경로 출력단자(112a), 제2 경로 출력단자(112b), 제1 경로 입력단자(111a), 제2 경로 입력단자(111b)를 포함한다. 발진이 일어나는 동안 제1 경로 출력단자(112a)와 제2 경로 출력단자(112b)는 서로 반전된 신호를 출력하며, 제1 경로 입력단자(111a)와 제2 경로 입력단자(111b)는 서로 반전된 신호를 입력받는다.Referring to FIG. 1, each of the delay stages includes a first path output terminal 112a, a second path output terminal 112b, a first path input terminal 111a, and a second path input terminal 111b. While the oscillation is occurring, the first path output terminal 112a and the second path output terminal 112b output signals inverted with each other, and the first path input terminal 111a and the second path input terminal 111b are inverted with each other. The input signal.

각 지연 스테이지들의 제1 및 제2 경로 입력단자(111a, 111b)는 각각 메인 입력단자(IN), 제1 프리 인 입력단자(PREIN1), 및 제2 프리 인 입력단자(PREIN2)를 포함한다. 메인 입력단자(IN)는 1단계 이전 지연 스테이지와 연결되어 1단계 이전 지연 스테이지의 출력신호를 입력받는다. 제1 프리 인 입력단자(PREIN1)는 2단계 이전 지연 스테이지와 연결되고 메인 입력단자(IN)가 신호를 입력받기 전에 미리 2단계 이전 지연 스테이지로부터 신호를 입력받게 되므로 피드 포워드 루프(Feed-Forward Loop)를 구성한다. 제2 프리 인 입력단자(PREIN2)는 3단계 이전 지연 스테이지와 연결되고, 제1 프리 인 입력단자(PREIN1)가 신호를 입력받기 전에 미리 3단 계 이전 지연 스테이지로부터 신호를 입력받게 되므로 이중 피드 포워드 루프(Dual Feed-Forward Loop)를 구성하게 된다.The first and second path input terminals 111a and 111b of the delay stages respectively include a main input terminal IN, a first free in input terminal PREIN1, and a second free in input terminal PREIN2. The main input terminal IN is connected to the delay stage 1 stage before and receives the output signal of the stage 1 delay stage. Since the first pre-in input terminal PRE1 is connected to the delay stage before the second stage and the signal is received from the delay stage before the stage before the main input terminal IN receives the signal, the feed-forward loop ). The second pre-in input terminal PREIN2 is connected to the delay stage before the third stage, and since the first pre-in input terminal PRERE1 receives the signal from the delay stage before the three stages before the signal is input, the dual feed forward It will form a dual feed-forward loop.

각 지연 스테이지들의 제1 및 제2 경로 출력단자(112a, 112b)는 각각 제1 및 제2 경로 입력단자(111a, 111b)로부터 신호를 입력받아 이를 지연시켜 출력하는데, 이 때, 지연시간은 메인 입력단자(IN), 제1 프리 인 입력단자(PREIN1), 및 제2 프리 인 입력단자(PREIN2)의 입력신호를 보간(interpolate)하여 결정된다. 따라서 메인 입력단자(IN)로만 신호를 입력받는 것보다 지연시간이 단축될 수 있다. 일반적으로 입력신호를 지연시켜 출력하는 지연소자는 인버터(113a~113f)가 사용되므로 출력신호는 입력신호의 반전신호가 된다.The first and second path output terminals 112a and 112b of each of the delay stages receive signals from the first and second path input terminals 111a and 111b, respectively, and delay the signals and output the delayed signals. It is determined by interpolating the input signals of the input terminal IN, the first free in input terminal PREIN1 and the second free in input terminal PREIN2. Therefore, the delay time may be shorter than receiving the signal only through the main input terminal IN. In general, since the inverters 113a to 113f are used as delay elements for delaying and outputting the input signal, the output signal becomes an inverted signal of the input signal.

도2는 본 발명의 일 실시예에 의한 링 오실레이터의 회로도이다.2 is a circuit diagram of a ring oscillator according to an embodiment of the present invention.

도2를 참조하면, 본 발명의 일 실시예에 따른 링 오실레이터(100)는 8개의 지연 스테이지(110~180)가 루프 형태로 직렬로 연결되어 있다. 본 발명의 일 실시예에서는 8개의 지연 스테이지를 사용하였으나 지연 스테이지의 개수는 실시예에 따라서 증가 감소될 수 있으며, 지연 스테이지의 개수가 짝수, 홀수이냐에 따라서 각 지연 스테이지간의 연결관계가 달라질 수 있다. 본 발명의 일 실시예에서처럼 짝수 개와 지연 스테이지를 사용하였을 때의 연결관계에 대해서 먼저 설명한다. 홀수 개의 지연 스테이지를 사용하였을 때의 연결관계의 차이에 대해서 뒤에서 상세히 설명하기로 한다.Referring to FIG. 2, in the ring oscillator 100 according to an exemplary embodiment, eight delay stages 110 to 180 are connected in series in a loop form. In an embodiment of the present invention, eight delay stages are used, but the number of delay stages may increase and decrease according to the embodiment, and the connection relationship between the delay stages may vary depending on whether the number of delay stages is even or odd. . As in the embodiment of the present invention, a connection relationship when using an even number and a delay stage will be described first. Differences in the connection relationship when an odd delay stage is used will be described in detail later.

이하 본 발명의 일 실시예에 따른 링 오실레이터의 각 지연 스테이지의 연결관계를 표현함에 있어서"직접연결"또는 "직접연결된다"는 표현은 한 지연 스테이지 의 제1 및 제2 경로 입력단자의 메인 입력단자가 각각 다른 지연 스테이지에 제1 경로 출력단자 및 제2 경로 출력단자에 연결됨을 뜻한다. 또한 "교차연결"또는"교차연결된다"는 표현은 한 지연 스테이지의 제1 및 제2 경로 입력단자의 메인 입력단자가 각각 다른 지연 스테이지에 제2 경로 출력단자 및 제1 경로 출력단자에 연결됨을 뜻한다. 다시 말해서 한 지연 스테이지의 제1 및 제2 경로 입력단자의 메인 입력단자와 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와의 연결관계에 따라 "직접연결"과 "교차연결"이 구분된다.Hereinafter, in the connection relationship of each delay stage of the ring oscillator according to an embodiment of the present invention, the expression "direct connection" or "direct connection" is the main input of the first and second path input terminals of one delay stage. This means that the terminals are connected to the first path output terminal and the second path output terminal in different delay stages, respectively. In addition, the expression "cross-connected" or "cross-connected" indicates that the main input terminal of the first and second path input terminals of one delay stage is connected to the second path output terminal and the first path output terminal, respectively, to another delay stage. It means. In other words, "direct connection" and "cross connection" are distinguished according to the connection relationship between the main input terminal of the first and second path input terminals of the delay stage and the first and second path output terminals of the delay stage before the first stage. do.

또한, 둘 이상의 입력/출력단자 사이의 연결관계를 표현함에서 있어서 각 단자들은 순서대로 연결됨을 나타낸다. 즉,"제1 및 제2 입력단자가 각각 제1 및 제2 출력단자와 연결된다"는 표현은 제1 입력단자가 제1 출력단자와 연결되고, 제2 입력단자가 제2 출력단자와 연결된다는 것을 나타낸다.Also, in expressing a connection relationship between two or more input / output terminals, each terminal is connected in order. That is, the expression "the first and second input terminals are connected to the first and second output terminals, respectively" means that the first input terminal is connected to the first output terminal, and the second input terminal is connected to the second output terminal. It is shown.

도2를 참조하면, 짝수 개인 8개의 지연 스테이지(110~180)가 연결된 본 실시예에서는 제1 지연 스테이지(110)부터 제8 지연 스테이지까지(180)의 연결은 직접연결이며, 제8 지연 스테이지(180)에서 제1 지연 스테이지(110)로의 연결은 교차연결이다. Referring to FIG. 2, in the present embodiment in which eight even-numbered delay stages 110 to 180 are connected, the connection of the first delay stage 110 to the eighth delay stage 180 is a direct connection and an eighth delay stage. The connection from 180 to the first delay stage 110 is a cross connection.

따라서, 제2 지연 스테이지(120)부터 제8 지연 스테이지(180)까지는 각 지연 스테이지의 제1 및 제2 경로 입력단자의 메인 입력단자(IN)는 각각 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자(OUT)와 연결되어 있으며, 제1 지연 스테이지(110)의 제1 및 제2 경로 입력단자의 메인 입력단자(IN)는 각각 제8 지연 스테이지(180)의 제2 및 제1 출력단자(OUT)와 연결된다.Therefore, from the second delay stage 120 to the eighth delay stage 180, the main input terminals IN of the first and second path input terminals of each delay stage are respectively the first and second stages of the delay stage before the first stage. The main input terminal IN of the first and second path input terminals of the first delay stage 110 is connected to the path output terminal OUT, and the second and first outputs of the eighth delay stage 180 are respectively. It is connected to the terminal OUT.

각 지연 스테이지의 제1 및 제2 경로 입력단자의 제1 프리 인 입력단자(PREIN1)는 각각 2단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자(OUT)와 연결되는데, 이 경우 그 사이에 교차연결이 몇 번 포함되는지 여부에 따라 연결관계가 달라질 수 있다. 본 실시예에서 제1 지연 스테이지(110)와 제1 지연 스테이지(110)의 2단계 이전인 제7 지연 스테이지(170) 사이에 교차연결이 한번 포함되며, 제2 지연 스테이지(120)와 제2 지연 스테이지(120)의 2단계 이전인 제8 지연 스테이지(180) 사이에 교차연결이 한번 포함된다. 교차연결이 한번 포함될 경우, 한 지연 스테이지의 제1 및 제2 경로 입력단자의 제1 프리 인 입력단자(PREIN1)는 각각 2단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자(OUT)와 연결되며, 교차연결이 포함되지 않는 나머지 지연 스테이지들의 경우 한 지연 스테이지의 제1 및 제2 경로 입력단자의 제1 프리 인 입력단자(PREIN1)는 각각 제2 및 제1 경로 출력단자(OUT)와 연결된다.The first pre-in input terminals PREIN1 of the first and second path input terminals of each delay stage are connected to the first and second path output terminals OUT of the delay stage two stages before, respectively. Depending on how many times cross-linking is involved, the linkage can vary. In this embodiment, the cross connection is included once between the first delay stage 110 and the seventh delay stage 170 before the second stage of the first delay stage 110, and the second delay stage 120 and the second delay stage 110 are included. The cross connection is included once between the eighth delay stages 180 before the second stage of the delay stage 120. When the cross connection is included once, the first pre-in input terminal PRE1 of the first and second path input terminals of one delay stage is connected to the first and second path output terminals OUT of the delay stage two stages before, respectively. For the other delay stages that do not include the cross connection, the first pre-in input terminal PRE1 of the first and second path input terminals of one delay stage is connected to the second and first path output terminals OUT, respectively. do.

각 지연 스테이지의 제1 및 제2 경로 입력단자의 제2 프리 인 입력단자(PREIN2)는 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자(OUT)와 연결되는데, 이 경우 그 사이에 교차연결이 몇 번 포함되는지 여부에 따라 연결관계가 달라질 수 있다. 본 실시예에서 제6 지연 스테이지(160)와 제6 지연 스테이지(160)의 3단계 이전인 제1 지연 스테이지(110) 사이, 제7 지연 스테이지(170)와 제7 지연 스테이지(170)의 3단계 이전인 제2 지연 스테이지(120) 사이, 및 제8 지연 스테이지(180)와 제8 지연 스테이지(180)의 3단계 이전인 제3 지연 스테이지(130) 사이에 교차연결이 한번 포함된다. 교차연결이 한번 포함될 경우 한 지연 스테이지의 제1 및 제2 경로 입력단자의 제2 프리 인 입력단자(PREIN2)는 각각 3단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자(OUT)와 연결되며, 교차연결이 포함되지 않는 나머지 지연 스테이지들의 경우 한 지연 스테이지의 제1 및 제2 경로 입력단자의 제2 프리 인 입력단자(PREIN2)는 각각 제1 및 제2 경로 출력단자(OUT)와 연결된다.The second pre-in input terminal PREIN2 of the first and second path input terminals of each delay stage is connected to the first and second path output terminals OUT of the delay stage before the three stages, in which case the crossing The relationship may vary depending on how many times the connection is included. In the present embodiment, between the sixth delay stage 160 and the first delay stage 110 before the third stage of the sixth delay stage 160, three of the seventh delay stage 170 and the seventh delay stage 170. The cross connection is once included between the second delay stage 120 before the step and between the third delay stage 130 before the third step of the eighth delay stage 180 and the eighth delay stage 180. When the cross connection is included once, the second pre-in input terminal PRE2 of the first and second path input terminals of one delay stage is connected to the second and first path output terminals OUT of the delay stage three stages before, respectively. For the other delay stages that do not include the cross connection, the second free-in input terminal PREIN2 of the first and second path input terminals of one delay stage is connected to the first and second path output terminals OUT, respectively. .

위에서 상술한 바와 같이 다수의 지연 스테이지를 연결하므로써 각 지연 스테이지는 제1 및 제2 경로 입력단자에 메인 입력단자(IN)의 입력값과 같은 논리 신호를 제1 프리 인 입력단자(PREIN1)와 제2 프리 인 입력단자(PREIN2)에 미리 입력받아 출력을 충방전 시켜 놓으므로써 메인 입력 단자(IN)로부터 출력단자(OUT)로의 지연시간을 단축시킬 수 있다. 따라서 링 오실레이터에서 지연 스테이지의 수를 감소시키지 않고도 높은 출력 주파수를 발생시킬 수 있다.As described above, by connecting a plurality of delay stages, each delay stage is configured to provide a logic signal, such as an input value of the main input terminal IN, to the first and second path input terminals. 2 The delay time from the main input terminal IN to the output terminal OUT can be shortened by pre-input to the pre-in input terminal PRE2 and charging and discharging the output. This allows the ring oscillator to generate high output frequencies without reducing the number of delay stages.

실시예에 따라, 링 오실레이터에서 지연 스테이지의 개수가 달라지면 각각 지연 스테이지의 연결관계가 달라질 수 있으며, 지연 스테이지의 개수가 일정할 경우에도 연결관계를 변화시켜 동일한 기능을 가능하게 구현할 수도 있다.According to an embodiment, when the number of delay stages is different in the ring oscillator, the connection relationship of the delay stages may be different, and even when the number of delay stages is constant, the same function may be realized by changing the connection relationship.

도3과 도4는 본 발명의 일 실시예에 의해, 짝수 개의 지연 스테이지를 포함한 링 오실레이터의 연결관계를 나타낸 개념도이다.3 and 4 are conceptual views illustrating a connection relationship of a ring oscillator including an even number of delay stages according to an embodiment of the present invention.

도3과 도4는 짝수 개의 지연 스테이지를 이용하여 동일한 기능이 가능하게 구현한 링 오실레이터를 보여준다. 짝수 개의 지연 스테이지를 사용할 경우, 발진이 일어나기 위해서 홀수 개의 교차연결을 포함해야 한다. 도3의 링 오실레이터는 제1 지연 스테이지(110)와 제8 지연 스테이지(180) 사이에 하나의 교차연결을 포함 하며, 도4의 링 오실레이터는 제3 지연 스테이지(130a)와 제4 지연 스테이지(140a) 사이, 제5 지연 스테이지(150a)와 제6 지연 스테이지 (160a)사이, 제8 지연 스테이지(180a)와 제1 지연 스테이지(110a) 사이가 교차연결되어, 모두 3개의 교차연결을 포함한다.3 and 4 show a ring oscillator implementing the same function using an even number of delay stages. When using an even number of delay stages, the oscillation must include an odd number of crossovers. The ring oscillator of FIG. 3 includes one cross connection between the first delay stage 110 and the eighth delay stage 180, and the ring oscillator of FIG. 4 includes the third delay stage 130a and the fourth delay stage ( Between 140a), between the fifth delay stage 150a and the sixth delay stage 160a, between the eighth delay stage 180a and the first delay stage 110a, and includes all three cross-connections. .

도5와 도6은 본 발명의 일 실시예에 의해, 홀수 개의 지연 스테이지를 포함한 링 오실레이터의 연결관계를 나타낸 개념도이다.5 and 6 are conceptual diagrams illustrating a connection relationship of a ring oscillator including odd delay stages according to an exemplary embodiment of the present invention.

도5과 도6은 홀수 개의 지연 스테이지를 이용하여 동일한 기능이 가능하게 구현한 링 오실레이터를 보여준다. 홀수 개의 지연 스테이지를 사용할 경우, 발진이 일어나기 위해서 짝수 개의 교차연결을 포함해야 하며 이 때, 0개도 짝수 개에 포함된다. 도5의 링 오실레이터는 교차연결을 포함하지 않으며, 도6의 링 오실레이터는 제5 지연 스테이지(150c)와 제6 지연 스테이지(160c) 사이와, 제6 지연 스테이지(160c)와 제7 지연 스테이지 (170c) 사이가 교차연결되어, 모두 2개의 교차연결을 포함한다.5 and 6 show a ring oscillator embodying the same function using an odd number of delay stages. When using an odd number of delay stages, oscillation must include an even number of crossovers, with zero even. The ring oscillator of FIG. 5 does not include cross connection, and the ring oscillator of FIG. 6 includes a fifth delay stage 150c and a sixth delay stage 160c, and a sixth delay stage 160c and a seventh delay stage ( 170c) are interlinked, including both crosslinks.

이하 도3 내지 도6을 참조하여, 복수 개의 지연 스테이지를 이용하여 동일한 기능이 구현된 링 오실레이터에 있어서 각 지연 스테이지들간의 연결관계를 설명한다.3 to 6, a connection relationship between delay stages in a ring oscillator in which the same function is implemented using a plurality of delay stages will be described.

한 지연 스테이지와 1단계 이전 지연 스테이지와의 연결관계는 그 사이의 연결이 직접연결인지 교차연결인지 여부에 따라 달라질 수 있다. 한 지연 스테이지와 1단계 이전 지연 스테이지 사이의 연결이 직접연결인 경우는 한 지연 스테이지 제1 및 제2 경로 입력단자의 메인 입력단자는 각각 2단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 연결된다. 한편, 한 지연 스테이지와 1단계 이전 지연 스테이지 사이의 연결이 교차연결인 경우는 한 지연 스테이지 제1 및 제2 경로 입력단자의 메인 입력단자는 각각 1단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 연결된다. The connection relationship between the delay stage and the delay stage before the first stage may vary depending on whether the connection therebetween is a direct connection or a cross connection. When the connection between the delay stage and the delay stage before the first stage is a direct connection, the main input terminals of the delay stage first and second path input terminals are respectively the first and second path output terminals of the delay stage before the two stages. Connected. On the other hand, when the connection between the delay stage and the delay stage before the first stage is a cross connection, the main input terminals of the delay stage first and second path input terminals are the second and first path outputs of the delay stage before the stage 1, respectively. It is connected to the terminal.

한 지연 스테이지와 2단계 이전 지연 스테이지와의 연결관계는 그 사이에 포함된 교차연결의 개수에 따라 달라질 수 있다. 한 지연 스테이지와 2단계 이전 지연 스테이지 사이에 교차연결이 짝수 개인 경우 직접연결된 것과 같은 연결관계를 가지게 되므로 한 지연 스테이지 제1 및 제2 경로 입력단자의 제1 프리 인 입력단자는 각각 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 연결된다. 한편, 한 지연 스테이지와 2단계 이전 지연 스테이지 사이에 교차연결이 홀수 개인 경우는 한 지연 스테이지 제1 및 제2 경로 입력단자의 제1 프리 인 입력단자는 각각 2단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 연결된다. The connection between the delay stage and the delay stage before the second stage may vary depending on the number of cross-links included therebetween. If there is an even number of cross-connections between one delay stage and the delay stage before the second stage, the connection relationship is the same as that of the direct connection, so that the first free-in input terminals of the delay stage first and second path input terminals are delayed two stages before, respectively. It is connected to the second and first path output terminals of the stage. On the other hand, when there is an odd number of cross-connections between one delay stage and two delay stages before, the first free-in input terminals of one delay stage first and second path input terminals are respectively the first and the second stages of the delay stage before the two stages. It is connected to 2 path output terminals.

한 지연 스테이지와 3단계 이전 지연 스테이지와의 연결관계 또한 그 사이에 포함된 교차연결의 개수에 따라 달라질 수 있다. 한 지연 스테이지와 3단계 이전 지연 스테이지 사이에 교차연결이 짝수 개인 경우 직접연결된 것과 같은 연결관계를 가지게 되므로 한 지연 스테이지 제1 및 제2 경로 입력단자의 제2 프리 인 입력단자는 각각 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 연결된다. 한편, 한 지연 스테이지와 3단계 이전 지연 스테이지 사이에 교차연결이 홀수 개인 경우는 한 지연 스테이지 제1 및 제2 경로 입력단자의 제2 프리 인 입력단자는 각각 3단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 연결된다. The connection between the delay stage and the delay stage before the third stage may also vary depending on the number of cross-links included therebetween. If there is an even number of cross-connections between one delay stage and the delay stage before the third stage, the connection relationship is the same as that of the direct connection, so that the second free-in input terminals of the delay stage first and second path input terminals are delayed before the three stages, respectively. It is connected to the first and second path output terminals of the stage. On the other hand, when there is an odd number of cross-connections between one delay stage and the delay stage before the third stage, the second free-in input terminals of the delay stage first and second path input terminals are respectively the second and the second stages of the delay stage before the three stages. 1 Connects to the path output terminal.

도7은 종래의 링 오실레이터와 본 발명의 일 실시예에 의한 링 오실레이터를 사용한 전압제어발진기의 시뮬레이션 결과이다.7 is a simulation result of a voltage controlled oscillator using a conventional ring oscillator and a ring oscillator according to an embodiment of the present invention.

도 7을 참조하면, 동일한 제어전압을 인가했을 때, 본 발명의 일 실시예에 의한 링 오실레이터를 사용한 경우가 더 높은 출력주파수를 발생시키는 것을 볼 수 있다.Referring to FIG. 7, it can be seen that when the same control voltage is applied, the case of using the ring oscillator according to an embodiment of the present invention generates a higher output frequency.

도8은 본 발명의 일 실시예에 의한 위상고정루프의 블록도이다.8 is a block diagram of a phase locked loop according to an embodiment of the present invention.

도 8을 참조하면, 위상 고정 루프는 프리 디바이더(10), 위상 검출기(20), 전하펌프(30), 루프 필터(C2), 전압제어발진기(40), 메인 디바이더(60), 변조제어블록(50) 및 스케일러(70)를 포함한다.Referring to FIG. 8, the phase locked loop includes a predivider 10, a phase detector 20, a charge pump 30, a loop filter C2, a voltage controlled oscillator 40, a main divider 60, and a modulation control block. 50 and scaler 70.

프리 디바이더(10)는 입력신호(FIN)를 분주하여 소정의 값으로 분주시킨 기준주파수신호(FIN/P)를 출력한다. 위상비교부(20)는, 기준주파수신호(FIN/P) 및 피드백신호(FVCO/M)를 수신하고, 기준주파수신호(FIN/P) 및 피드백신호(FVCO/M) 사이의 위상 차이에 대응되는 신호를 발생시킨다.The predivider 10 divides the input signal FIN and outputs a reference frequency signal FIN / P which is divided into a predetermined value. The phase comparator 20 receives the reference frequency signal FIN / P and the feedback signal FVCO / M, and corresponds to a phase difference between the reference frequency signal FIN / P and the feedback signal FVCO / M. Generates a signal.

전하펌프(30)는 기준주파수신호(FIN/P) 및 피드백신호(FVCO/M) 사이의 위상 차이에 대응되는 신호에 따라 전하 펌핑하고, 루프 필터(C2)에 의해 필터링 된 제어전압(VCTRL)은 전압제어발진기(40)로 인가된다.The charge pump 30 charge-charges the signal according to the phase difference between the reference frequency signal FIN / P and the feedback signal FVCO / M, and controls the control voltage VCTRL filtered by the loop filter C2. Is applied to the voltage controlled oscillator 40.

전압제어발진기(40)는 제어전압(VCTRL)에 따라 소정의 주파수를 가지는 기준발진신호를 생성하고, 기준발진신호에서 기본지연시간의 정수배가 되는 변조발진신호를 발생시킨 후 복수 개의 스위칭 제어신호(SW)에 따라 복수개의 변조발진신호 중 하나를 선택하여 출력주파수(FVCO)로 출력한다. 전압제어발진기(40)를 제어전 압(VCTRL)에 상응하는 기준발진신호를 그대로 출력하는 하는 것이 아니라 이와 위상차를 둔 여러개의 변조발진신호중에 하나를 선택하여 출력하여 주므로써 특정 주파수에 집중되어 있는 에너지를 주변 주파수 대역으로 분산시켜 주므로써 전체적인 전자파 장애를 감소시킬 수 있다.The voltage controlled oscillator 40 generates a reference oscillation signal having a predetermined frequency according to the control voltage VCTRL, generates a modulation oscillation signal that is an integer multiple of the basic delay time from the reference oscillation signal, and then generates a plurality of switching control signals ( According to SW), one of a plurality of modulated oscillation signals is selected and output at an output frequency (FVCO). Instead of outputting the reference oscillation signal corresponding to the control voltage (VCTRL) as it is, the voltage controlled oscillator 40 selects and outputs one of a plurality of modulation oscillation signals having a phase difference. By distributing energy to the surrounding frequency bands, the overall electromagnetic interference can be reduced.

메인 디바이더(60)는 출력주파수(FVCO)를 분주한 피드백신호(FVCO/M)를 위상 검출기(20)로 출력하며, 스케일러(70)는 출력주파수(FVCO)를 스케일링하여 외부로 출력한다.The main divider 60 outputs the feedback signal FVCO / M dividing the output frequency FVCO to the phase detector 20, and the scaler 70 scales the output frequency FVCO and outputs it to the outside.

변조제어블록(50)은 외부에서 직접 입력하거나 레지스터에 저장된 두 가지의 데이터인 변조주파수 데이터(MRF)와 변조율 데이터(MFR), 피드백신호(FVCO/M) 및 출력주파수(FVCO)를 수신하여 스위칭 제어신호(SW)를 전압제어발진기(40)로 출력한다.The modulation control block 50 receives modulation frequency data (MRF), modulation rate data (MFR), feedback signal (FVCO / M), and output frequency (FVCO), which are two types of data directly input or stored in a register. The switching control signal SW is output to the voltage controlled oscillator 40.

도9는 본 발명의 일 실시예에 의한 위상고정루프에 포함된 전압제어발진기의 블록도이다. 9 is a block diagram of a voltage controlled oscillator included in a phase locked loop according to an embodiment of the present invention.

도9을 참조하면, 전압제어발진기는 링 오실레이터(41), 레지스터 블록(42), 복수 개의 스위치들(43), 및 출력버퍼(44)를 포함한다.Referring to FIG. 9, the voltage controlled oscillator includes a ring oscillator 41, a resistor block 42, a plurality of switches 43, and an output buffer 44.

링 오실레이터(41)는 제어전압(VCTRL)에 따라 소정의 주파수를 가지는 기준발진신호(미도시)를 발생시키고, 기준발진신호에 대해서 기본지연시간의 정수배만큼의 위상차가 생기는 복수 개의 변조발진신호(F-MOD)를 출력한다. 이 경우 링 오실레이터(41)는 도2에서 표시된 링 오실레이터로 구현할 수 있다. 기본지연시간은 기준발진신호의 한주기를 스위칭 제어신호(SW)의 수로 나눈 값이다. 기준발진신호 의 한 주기를 T라 할 때, 일 실시예에서는 16개의 스위칭 제어신호가 사용되므로 기본지연시간은 T/16 가 된다. The ring oscillator 41 generates a reference oscillation signal (not shown) having a predetermined frequency in accordance with the control voltage VCTRL, and generates a plurality of modulation oscillation signals (the phase difference corresponding to an integer multiple of the basic delay time) with respect to the reference oscillation signal. F-MOD). In this case, the ring oscillator 41 may be implemented by the ring oscillator shown in FIG. The basic delay time is one period of the reference oscillation signal divided by the number of switching control signals SW. When one period of the reference oscillation signal is T, in one embodiment, 16 switching control signals are used, so the basic delay time is T / 16.

레지스터 블록(42)은 복수 개의 변조발진신호(F-MOD)를 각각 저장하는 복수 개의 레지스터를 포함한다.The register block 42 includes a plurality of registers for storing a plurality of modulation oscillation signals F-MOD, respectively.

복수 개의 스위치(43)들은 복수 개의 스위칭 제어신호(SW)에 따라 레지스터 블록(42)에 저장된 복수 개의 변조발진신호(F-MOD)들 중에 하나를 선택하여 스위칭한다. 출력버퍼(44)는 복수 개의 스위치(43)들 중에서 선택된 하나의 스위치를 통하여 입력되는 신호를 버퍼링하여 출력한다.The plurality of switches 43 select and switch one of the plurality of modulation oscillation signals F-MOD stored in the register block 42 according to the plurality of switching control signals SW. The output buffer 44 buffers and outputs a signal input through one switch selected from the plurality of switches 43.

도10은 본 발명의 일 실시예에 의한 위상고정루프에 포함된 전압제어발진기의 변조발진신호의 파형도이다.10 is a waveform diagram of a modulation oscillation signal of a voltage controlled oscillator included in a phase locked loop according to an embodiment of the present invention.

도10을 참조하면, 복수 개의 변조발진신호(F-MOD)들은, 서로 기본지연시간 만큼의 시간 지연이 있음을 알 수 있다. 본 발명에 일 실시예에 의한 링 오실레이터에서는 8개의 지연 스테이지를 사용하고, 각 지연 스테이지마다 제1 및 제2 경로 출력단자를 포함하므로 각 출력단자로부터 출력되는 16개의 출력신호를 변조발진신호(F-MOD)로 이용할 수 있다. 이 경우, 도2 에 표시된 각 입/출력단자의 신호들(S0~S15)의 파형은 도10과 같이 나타날 수 있다. 본 발명의 일 실시에에 의한 위상고정루프는 도2에서 표시된 이중 피드 포워드 링 오실레이터를 포함하여 고속의 주파수를 발생시킬 수 있으며, 이중 피드 포워드 링 오실레이터의 각 입/출력단자의 신호를 변조발진신호(F-MOD)로 이용하여 전자파 장애를 감소할 수 있다.Referring to FIG. 10, it can be seen that a plurality of modulation oscillation signals (F-MODs) have a time delay as long as the basic delay time. In the ring oscillator according to an embodiment of the present invention, eight delay stages are used, and each of the delay stages includes first and second path output terminals so that the sixteen output signals outputted from the respective output terminals are modulated and oscillated. -MOD). In this case, the waveforms of the signals S0 to S15 of each input / output terminal shown in FIG. 2 may appear as shown in FIG. 10. The phase locked loop according to an embodiment of the present invention can generate a high frequency frequency including the dual feed forward ring oscillator shown in FIG. 2, and modulates the signal of each input / output terminal of the dual feed forward ring oscillator. (F-MOD) can be used to reduce electromagnetic interference.

본 발명의 일 실시예에 의한 링 오실레이터는 지연 스테이지들 간의 이중 피드 포워드 루프를 사용하여 지연 스테이지 수의 감소 없이 높은 출력주파수를 발생시킬 수 있다.The ring oscillator according to an embodiment of the present invention can generate a high output frequency without reducing the number of delay stages by using a double feed forward loop between delay stages.

본 발명의 일 실시예에 의한 위상고정루프는 높은 출력주파수를 발생시키면서 전자파 장애의 발생을 감소시킬 수 있다.Phase locked loop according to an embodiment of the present invention can reduce the occurrence of electromagnetic interference while generating a high output frequency.

Claims (10)

직렬 루프 형태로 연결된 짝수 개의 지연 스테이지들을 포함하며, 두 지연 스테이지들간의 연결들은 홀수 개의 교차연결들과 홀수 개의 직접연결들을 포함하며,An even number of delay stages connected in series loops, the connections between the two delay stages include odd cross connections and odd direct connections, 상기 지연 스테이지 각각은 제1 경로 출력단자와, 상기 제1 경로 출력단자의 출력 신호와 반전된 출력 신호를 출력하는 제2 경로 출력단자와, 제1 경로 입력 단자 및 제2 경로 입력 단자를 포함하며,Each of the delay stages includes a first path output terminal, a second path output terminal for outputting an output signal and an inverted output signal of the first path output terminal, and a first path input terminal and a second path input terminal. , 상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는,The first and second path input terminals of each of the delay stages may be 1단계 이전 지연 스테이지와 직접연결된 경우 상기 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 1단계 이전 지연 스테이지와 교차연결된 경우 상기 1단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결되고,The first and second path output terminals of the first stage delay stage when directly connected to the first stage delay stage, and the second and second delay stages of the first stage before the first stage when the first stage is delayed. Respectively connected to the first path output terminals; 2단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 각각 연결되고, 상기 2단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 상기 제1 및 상기 제2 경로 출력단자와 각각 연결되고,The second and first path output terminals of the second stage delay stage are respectively connected to the second stage delay stage, and the second and the first path output terminals of the second stage delay stage. Respectively connected to the first and second path output terminals; 3단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 3단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된 것을 특징으로 하는 링 오실레이터.When the third stage delay stage is evenly cross-connected, the first and second path output terminals of the third stage delay stage are respectively connected, and when the odd stage before the third stage, the third stage of delay stage And a ring oscillator connected to the second and the first path output terminals, respectively. 제1항에 있어서, 상기 교차연결의 수는 1개인 것을 특징으로 하는 링 오실레이터.2. The ring oscillator of claim 1 wherein the number of cross-links is one. 제1항에 있어서, 상기 제1 및 제2 경로 입력단자 각각은,The method of claim 1, wherein each of the first and second path input terminals, 1단계 이전 지연 스테이지와 연결된 메인 입력단자,Main input terminal connected to the delay stage 1 stage, 2단계 이전 지연 스테이지와 연결된 제1 프리 인 입력단자, 및A first free-in input terminal connected to the delay stage before the second stage, and 3단계 이전 지연 스테이지와 연결된 제2 프리 인 입력단자를 포함하는 것을 특징으로 하는 링 오실레이터.And a second free in input terminal connected to a delay stage before the third stage. 제3항에 있어서, 상기 지연 스테이지 각각은,The method of claim 3, wherein each of the delay stages, 상기 제1 경로 입력단자의 메인 입력단자와 상기 제1 경로 출력단자와 연결된 제1 인버터,A first inverter connected to a main input terminal of the first path input terminal and the first path output terminal; 상기 제1 경로 입력단자의 제1 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제2 인버터,A second inverter connected to the first free-in input terminal of the first path input terminal and the first path output terminal; 상기 제1 경로 입력단자의 제2 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제3 인버터,A third inverter connected to the second free-in input terminal of the first path input terminal and the first path output terminal; 상기 제2 경로 입력단자의 메인 입력단자와 상기 제2 경로 출력단자와 연결된 제4 인버터,A fourth inverter connected to a main input terminal of the second path input terminal and the second path output terminal; 상기 제2 경로 입력단자의 제1 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제5 인버터, 및A fifth inverter connected to the first free-in input terminal of the second path input terminal and the second path output terminal; and 상기 제2 경로 입력단자의 제2 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제6 인버터를 포함하는 것을 특징으로 하는 링 오실레이터.And a sixth inverter connected to the second free-in input terminal of the second path input terminal and the second path output terminal. 직렬 루프 형태로 연결된 홀수 개의 지연 스테이지들을 포함하며, 두 지연스테이지들간의 연결들은 짝수 개의 교차연결들과 홀수 개의 직접연결들을 포함하며,Includes an odd number of delay stages connected in series loops, the connections between the two delay stages include an even number of cross-links and an odd number of direct connections, 상기 지연 스테이지 각각은 제1 경로 출력단자와, 상기 제1 경로 출력단자의 출력 신호와 반전된 출력 신호를 출력하는 제2 경로 출력단자와, 제1 경로 입력 단자 및 제2 경로 입력 단자를 포함하며,Each of the delay stages includes a first path output terminal, a second path output terminal for outputting an output signal and an inverted output signal of the first path output terminal, and a first path input terminal and a second path input terminal. , 상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는,The first and second path input terminals of each of the delay stages may be 1단계 이전 지연 스테이지와 직접연결된 경우 상기 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 1단계 이전 지연 스테이지와 교차연결된 경우 상기 1단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결되고,The first and second path output terminals of the first stage delay stage when directly connected to the first stage delay stage, and the second and second delay stages of the first stage before the first stage when the first stage is delayed. Respectively connected to the first path output terminals; 2단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 각각 연결되고, 상기 2단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 상기 제1 및 상기 제2 경로 출력단자와 각각 연결되고,The second and first path output terminals of the second stage delay stage are respectively connected to the second stage delay stage, and the second and the first path output terminals of the second stage delay stage. Respectively connected to the first and second path output terminals; 3단계 이전 스테이지까지 짝수번 교차연결된 경우 상기 3단계 이전 지연 스 테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 3단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된 것을 특징으로 하는 링 오실레이터.The first and second path output terminals of the third stage delay stage are respectively connected when the third stage is evenly cross-connected, and the third and second stage delay stages of the third stage are delayed when the odd stage is cross-connected to the third stage of the delay stage. And a ring oscillator connected to the second and the first path output terminals, respectively. 제5항에 있어서, 상기 교차연결의 수는 0개인 것을 특징으로 하는 링 오실레이터.6. The ring oscillator of claim 5 wherein the number of cross-links is zero. 제5항에 있어서, 상기 제1 및 제2 경로 입력단자 각각은,The method of claim 5, wherein each of the first and second path input terminals, 1단계 이전 지연 스테이지와 연결된 메인 입력단자,Main input terminal connected to the delay stage 1 stage, 2단계 이전 지연 스테이지와 연결된 제1 프리 인 입력단자, 및A first free-in input terminal connected to the delay stage before the second stage, and 3단계 이전 지연 스테이지와 연결된 제2 프리 인 입력단자를 포함하는 것을 특징으로 하는 링 오실레이터.And a second free in input terminal connected to a delay stage before the third stage. 제7항에 있어서 상기 스테이지 각각은,The method of claim 7, wherein each of the stages, 상기 제1 경로 입력단자의 메인 입력단자와 상기 제1 경로 출력단자와 연결된 제1 인버터,A first inverter connected to a main input terminal of the first path input terminal and the first path output terminal; 상기 제1 경로 입력단자의 제1 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제2 인버터,A second inverter connected to the first free-in input terminal of the first path input terminal and the first path output terminal; 상기 제1 경로 입력단자의 제2 프리 인 입력단자와 상기 제1 경로 출력단자와 연결된 제3 인버터,A third inverter connected to the second free-in input terminal of the first path input terminal and the first path output terminal; 상기 제2 경로 입력단자의 메인 입력단자와 상기 제2 경로 출력단자와 연결된 제4 인버터,A fourth inverter connected to a main input terminal of the second path input terminal and the second path output terminal; 상기 제2 경로 입력단자의 제1 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제5 인버터, 및A fifth inverter connected to the first free-in input terminal of the second path input terminal and the second path output terminal; and 상기 제2 경로 입력단자의 제2 프리 인 입력단자와 상기 제2 경로 출력단자와 연결된 제6 인버터를 포함하는 것을 특징으로 하는 링 오실레이터.And a sixth inverter connected to the second free-in input terminal of the second path input terminal and the second path output terminal. 입력주파수를 분주하여 기준주파수로 출력하는 프리 디바이더,Pre-divider which divides the input frequency and outputs it at the reference frequency, 상기 기준주파수와 피드백신호의 위상을 비교하여 위상차에 따른 신호를 출력하는 위상비교부; A phase comparator for comparing a phase of the reference frequency and a feedback signal to output a signal according to a phase difference; 상기 위상비교부의 출력신호를 수신하여 차지펌핑하는 차지펌프; A charge pump configured to receive and pump the output signal of the phase comparator; 상기 차지펌프의 출력을 수신하여 필터링하는 루프필터; A loop filter for receiving and filtering the output of the charge pump; 상기 루프필터의 출력에 상응하는 기준발진신호를 발생시키고, 기준발진신호에서 기본지연시간의 정수배만큼 위상차가 있는 복수 개의 변조발진신호를 발생시킨 후, 이들 중 하나를 스위칭 제어신호에 응답하여 선택하여 출력주파수로 출력하는 전압 제어 발진기;Generate a reference oscillation signal corresponding to the output of the loop filter, generate a plurality of modulation oscillation signals having a phase difference by an integer multiple of the basic delay time from the reference oscillation signal, and select one of them in response to a switching control signal. A voltage controlled oscillator for outputting at an output frequency; 상기 출력주파수를 분주하여 상기 피드백신호를 출력하는 메인 디바이더, 및A main divider for dividing the output frequency to output the feedback signal; 변조주파수 데이터, 변조율 데이터, 상기 출력주파수 및 상기 피드백신호를 수신하여 상기 스위칭 제어신호를 출력하는 변조제어블록을 포함하며,And a modulation control block configured to receive modulation frequency data, modulation rate data, the output frequency and the feedback signal, and output the switching control signal. 상기 전압 제어 발진기는,The voltage controlled oscillator, 직렬 루프 형태로 연결된 짝수 개의 지연 스테이지들을 포함하며, 두 지연 스테이지들간의 연결들은 홀수 개의 교차연결들과 홀수 개의 직접연결들을 포함하며,An even number of delay stages connected in series loops, the connections between the two delay stages include odd cross connections and odd direct connections, 상기 지연 스테이지 각각은 제1 경로 출력단자와, 상기 제1 경로 출력단자의 출력 신호와 반전된 출력 신호를 출력하는 제2 경로 출력단자와, 제1 경로 입력 단자 및 제2 경로 입력 단자를 포함하며,Each of the delay stages includes a first path output terminal, a second path output terminal for outputting an output signal and an inverted output signal of the first path output terminal, and a first path input terminal and a second path input terminal. , 상기 지연 스테이지 각각의 상기 제1 및 상기 제2 경로 입력 단자는,The first and second path input terminals of each of the delay stages may be 1단계 이전 지연 스테이지와 직접연결된 경우 상기 1단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 1단계 이전 지연 스테이지와 교차연결된 경우 상기 1단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결되고,The first and second path output terminals of the first stage delay stage when directly connected to the first stage delay stage, and the second and second delay stages of the first stage before the first stage when the first stage is delayed. Respectively connected to the first path output terminals; 2단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 제2 및 제1 경로 출력단자와 각각 연결되고, 상기 2단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 2단계 이전 지연 스테이지의 상기 제1 및 상기 제2 경로 출력단자와 각각 연결되고,The second and first path output terminals of the second stage delay stage are respectively connected to the second stage delay stage, and the second and the first path output terminals of the second stage delay stage. Respectively connected to the first and second path output terminals; 3단계 이전 지연 스테이지까지 짝수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 제1 및 제2 경로 출력단자와 각각 연결되고, 상기 3단계 이전 지연 스테이지까지 홀수번 교차연결된 경우 상기 3단계 이전 지연 스테이지의 상기 제2 및 상기 제1 경로 출력단자와 각각 연결된 링 오실레이터를 포함하는 것을 특징으로 하는 위상고정루프.When the third stage delay stage is evenly cross-connected, the first and second path output terminals of the third stage delay stage are respectively connected, and when the odd stage before the third stage, the third stage of delay stage And a ring oscillator connected to the second and first path output terminals, respectively. 제9항에 있어서 상기 전압제어발진기는,The oscillator of claim 9, wherein the voltage controlled oscillator 상기 루프필터의 출력에 상응하는 발진신호에서 기본지연시간의 정수배만큼 지연되거나 앞서는 복수 개의 발진신호를 출력하는 상기 링 오실레이터,The ring oscillator for outputting a plurality of oscillation signals which are delayed or advanced by an integer multiple of the basic delay time from the oscillation signal corresponding to the output of the loop filter, 상기 복수 개의 발진신호를 각각 저장하는 복수 개의 레지스터 블록,A plurality of register blocks respectively storing the plurality of oscillation signals; 상기 스위칭 제어신호에 따라 상기 레지스터 블록에 저장된 상기 복수 개의 발진 신호들 중 하나를 선택하여 스위칭하는 복수개의 스위치들, 및A plurality of switches for selecting and switching one of the plurality of oscillation signals stored in the register block according to the switching control signal; 상기 복수개의 스위치들 중에서 선택된 하나의 스위치를 통하여 출력되는 신호를 버퍼링하여 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 위상고정루프.And an output buffer for buffering and outputting a signal output through one of the switches selected from the plurality of switches.
KR1020060075936A 2006-08-11 2006-08-11 Dual feed forward ring oscillator KR20080014356A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060075936A KR20080014356A (en) 2006-08-11 2006-08-11 Dual feed forward ring oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060075936A KR20080014356A (en) 2006-08-11 2006-08-11 Dual feed forward ring oscillator

Publications (1)

Publication Number Publication Date
KR20080014356A true KR20080014356A (en) 2008-02-14

Family

ID=39341661

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060075936A KR20080014356A (en) 2006-08-11 2006-08-11 Dual feed forward ring oscillator

Country Status (1)

Country Link
KR (1) KR20080014356A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101718823B1 (en) * 2016-06-30 2017-03-22 성균관대학교산학협력단 Ring oscillator
CN113507265A (en) * 2021-07-16 2021-10-15 华南理工大学 High-speed high-gain VCO circuit based on multi-path asymmetric input inverter

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101718823B1 (en) * 2016-06-30 2017-03-22 성균관대학교산학협력단 Ring oscillator
CN113507265A (en) * 2021-07-16 2021-10-15 华南理工大学 High-speed high-gain VCO circuit based on multi-path asymmetric input inverter
CN113507265B (en) * 2021-07-16 2022-03-18 华南理工大学 High-speed high-gain VCO circuit based on multi-path asymmetric input inverter

Similar Documents

Publication Publication Date Title
US7994828B2 (en) Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
US7777534B2 (en) Fraction-N frequency divider and method thereof
EP2073389B1 (en) Method and apparatus for multi-mode clock data recovery
US8427211B2 (en) Clock generation circuit and delay locked loop using the same
JP2001515695A (en) Frequency synthesis circuit tuned by digital word
US6819153B2 (en) Semiconductor device for clock signals synchronization accuracy
US9065459B1 (en) Clock generation circuits using jitter attenuation control circuits with dynamic range shifting
WO2017158761A1 (en) Variable frequency divider
US8004320B2 (en) Frequency synthesizer, frequency prescaler thereof, and frequency synthesizing method thereof
CN101015124B (en) PLL frequency synthesizer
US20150381191A1 (en) Variable delay component ring oscillator with phase shifting select switch
US6316982B1 (en) Digital clock with controllable phase skew
US7786784B2 (en) Variable delay circuit, variable delay device, and VCO circuit
KR20080014356A (en) Dual feed forward ring oscillator
KR20100129017A (en) Delay locked loop and electric device including the same
JP2007053685A (en) Semiconductor integrated circuit device
US7477714B2 (en) Phase adjusting circuit for minimized irregularities at phase steps
KR100568106B1 (en) Delay locked loop having jitter suppress circuit
EP0930706A2 (en) Variable frequency oscillator
EP2391007A2 (en) Division circuit, division device, and electronic apparatus
US20100086009A1 (en) Spread-spectrum clock generator and spread-spectrum clock generating method
US11949423B2 (en) Clock and data recovery device with pulse filter and operation method thereof
US5349613A (en) Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop
KR101327100B1 (en) Frequency divider, phase locked loop circuit thereof and method for controlling phase locked loop circuit
JP2001186017A (en) Pll circuit

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination