KR101327100B1 - Frequency divider, phase locked loop circuit thereof and method for controlling phase locked loop circuit - Google Patents

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Abstract

본 발명은, 주파수 분주기, 이를 포함하는 위상 동기 루프 회로 등에 관한 것으로서, 전압 제어 발진기로부터의 신호를 제1 분주기가 입력받아 분주하고, 상기 제1 분주기로부터의 신호를 제2 분주기가 입력받아 분주하고, 외부 입력 신호에 따라 상기 제1 분주기 및 상기 제2 분주기로부터의 신호 중 하나를 선택하여 출력하고, 상기 제1 분주기로부터의 신호를 프리 스케일러가 입력받아 분주하고, 상기 프리스케일러로부터의 신호를 입력받아 제3 분주기가 분주하여 분주신호로서 출력함으로써, 다양한 주파수의 분주 신호를 출력한다.The present invention relates to a frequency divider, a phase locked loop circuit including the same, and the like, in which a first divider receives and divides a signal from a voltage controlled oscillator, and a second divider receives a signal from the first divider. Receives and divides the signal, selects and outputs one of the signals from the first and second dividers according to an external input signal, and the prescaler receives and divides the signal from the first divider, and The third divider divides the signal from the prescaler and outputs the divided signal as a divided signal, thereby outputting divided signals of various frequencies.

Description

주파수 분주기, 이를 포함하는 위상 동기 루프 회로 및 그 제어 방법 {FREQUENCY DIVIDER, PHASE LOCKED LOOP CIRCUIT THEREOF AND METHOD FOR CONTROLLING PHASE LOCKED LOOP CIRCUIT}Frequency divider, phase locked loop circuit including the same and control method thereof {FREQUENCY DIVIDER, PHASE LOCKED LOOP CIRCUIT THEREOF AND METHOD FOR CONTROLLING PHASE LOCKED LOOP CIRCUIT}

본 발명은 주파수 분주기 및 이를 포함하는 위상 동기 루프 회로 등에 관한 것으로서, 특히, 프리 스케일러(prescaler)를 주파수 분주기에 장착하여 분주 모드를 다양하게 제어할 수 있는 주파수 분주기 등에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency divider and a phase locked loop circuit including the same, and more particularly, to a frequency divider capable of controlling various division modes by installing a prescaler on the frequency divider.

디지털 클록을 이용하는 디지털 신호 전송에 있어서, 들어오는 신호가 0인지 1인지 명확히 구분하려면 적어도 1과 0을 판별해야 하는 범위(range)를 먼저 정확히 정의해야 한다. 즉 하나 하나의 클록이 시작되고 끝나는 지점을 명확히 알아야 할 필요가 있다. 하지만, 무선 또는 유선 상으로 신호를 보내면 신호 경로에 따라 신호 지연(delay)이 생기고 당연히 위상 또한 변하게 된다. 이에 따라 수신측에서 보기에 어느 지점을 시작과 끝점으로 해서 0 과 1을 판단해야 하는 지 모호하게 되는 경우가 있다.In digital signal transmission using a digital clock, to clearly distinguish whether an incoming signal is 0 or 1, a range in which at least 1 and 0 must be determined must first be accurately defined. In other words, you need to clearly know where each clock starts and ends. However, sending a signal over the wire or over a wire creates a signal delay along the signal path and, of course, changes its phase. As a result, the receiving side may be ambiguous which point should be judged as 0 and 1 at the start and end points.

이러한 이유로 인해 클록의 시작과 끝을 정확히 맞추어주는 즉 동기(synchronization)시켜줘야 되는 회로가 필요하고, 이렇게 한 주기의 시작(0도)과 끝(360도)을 맞추어주는 역할을 하는 것이 위상 고정 루프(Phase Locked Loop; 이하 PLL) 회로이다. PLL 회로는 들어오는 신호가 어떻게 들어오던 간에 결국 특정 위상점에서 들어오는 것처럼 고정(lock)하는 역을 하게 된다.For this reason, there is a need for a circuit that must accurately synchronize the start and end of the clock, that is, to synchronize the phase. Phase Locked Loop (PLL) circuit. The PLL circuit is inversely locked as if it is coming from a certain phase point no matter how the incoming signal comes in.

또한 이러한 PLL 회로는 디지털 회로에서만 사용 가능할 뿐만 아니라 RF 회로 등의 아날로그 회로에서도 사용된다. 이 경우 PLL 회로는 주파수원(source)으로 사용되는 주파수가 흔들리는 것을 잡아주기 위해 사용된다. 전압 제어 발진기(VCO)를 통해 생성된 주파수는 주변상황에 많은 영향을 받기 때문에 출력 주파수가 미세하게 흔들리게 되고 다른 범위의 주파수로 변형되는 일이 많다. 이렇게 되면 시스템이 정상적으로 작동하기가 힘들다. 특히 주파수를 작게 나누어 사용해야 하는 고주파 무선통신 시스템에서는, 주파수의 변형은 치명적이데 된다. In addition, these PLL circuits are not only used in digital circuits, but also in analog circuits such as RF circuits. In this case, the PLL circuit is used to catch the shaking of the frequency used as the frequency source. The frequency generated by the voltage controlled oscillator (VCO) is very affected by the surroundings, so the output frequency is slightly shaken and transformed into a different range of frequencies. This makes it difficult for the system to operate normally. Especially in high frequency wireless communication systems where the frequency should be divided small, the variation of the frequency becomes fatal.

또한 PLL의 기능은 위상을 고정하여 주파수가 흔들리는 것을 바로 잡아주는 역할을 할 뿐만 아니라, 주파수 튜닝의 역할을 함께 제공한다. 즉, PLL의 특정 부분을 가변하여 출력 주파수를 원하는 주파수로 가변할 수 있다. 주파수를 가변하는데에는 PLL 회로에 포함되는 주파수 분주기(divider)가 이용된다.In addition, the function of the PLL not only corrects the frequency fluctuations by fixing the phase, but also provides the role of frequency tuning. In other words, by changing a specific portion of the PLL it is possible to vary the output frequency to a desired frequency. To change the frequency, a frequency divider included in the PLL circuit is used.

예컨대, 8MHz의 기준 주파수(fref)로 800MHz의 출력 주파수(fvco)를 생성하고 있을 때, 주파수 분주기는 1/100의 분주비 데이터를 사용하게 된다. 만일 주파수 분주기가 1/99의 분주비 데이터를 입력하게 되면 분주 주파수(fdiv)는 8.08MHz가 되며, P/D(104)는 80kHz의 차이만큼의 펄스 신호를 생성하게 된다. 이러한 상태가 계속되면 최종적으로 VCO(110)에서 출력되는 출력 주파수(fvco)는 792MHz로 고정되며, 1/99의 분주비 데이터를 사용하는 주파수 분주기에서 출력되는 분주 주파수(fdiv)는 792/99=8MHz의 주파수로 고정된다. For example, when generating an output frequency fvco of 800 MHz at a reference frequency fref of 8 MHz, the frequency divider uses division ratio data of 1/100. If the frequency divider inputs division ratio data of 1/99, the frequency division (fdiv) is 8.08 MHz, and the P / D 104 generates a pulse signal corresponding to a difference of 80 kHz. If this condition continues, the output frequency fvco output from the VCO 110 is fixed at 792 MHz, and the frequency division ff output from the frequency divider using the division ratio data of 1/99 is 792/99. Fixed at a frequency of = 8 MHz.

일반적인 PLL 회로는 고정된 오실레이터(fixed oscillator), 즉, 기준 주파수와 궤환 루프(feedback loop)를 통하여 출력되는 주파수가 일치하는 주파수를 입력으로 사용하여 사용자가 필요한 주파수를 사용하여 왔었다. 한가지 출력 주파수를 사용하는 것은 다양한 시험 또는 검증에 제약이 된다.Conventional PLL circuits have used a frequency required by a user by using a fixed oscillator, that is, a frequency in which a reference frequency and a frequency output through a feedback loop coincide. The use of one output frequency is constrained by various tests or verifications.

본 발명은 주파수 분주기에 프리스케일러(prescaler)를 장착하고, 레지스터 신호에 따라 프리스케일러를 조절함으로써 다양한 출력 주파수를 제공할 수 있는 PLL 회로를 제공하도록 한다.The present invention provides a PLL circuit capable of providing various output frequencies by mounting a prescaler on a frequency divider and adjusting the prescaler according to a register signal.

본 발명의 일 실시예에 따른 전압 제어 발진기로부터 입력되는 주파수를 분주하여 분주된 주파수를 생성하는 위상 동기 루프 회로의 주파수 분주기는, 상기 전압 제어 발진기로부터의 신호를 분주하는 제1 분주기; 상기 제1 분주기로부터의 신호를 분주하는 제2 분주기; 외부 입력 신호에 따라 상기 제1 분주기 및 상기 제2 분주기로부터의 신호 중 하나를 선택하여 출력하는 선택부; 상기 제1 분주기로부터의 신호를 제어 신호에 따라 분주하는 프리스케일러; 및 상기 프리스케일러로부터의 신호를 분주하여 출력하는 제3 분주기를 포함한다.According to an embodiment of the present invention, a frequency divider of a phase locked loop circuit for dividing a frequency input from a voltage controlled oscillator to generate a divided frequency includes: a first divider for dividing a signal from the voltage controlled oscillator; A second divider for dividing a signal from the first divider; A selector configured to select and output one of the signals from the first and second dividers according to an external input signal; A prescaler for dividing the signal from the first divider according to a control signal; And a third divider which divides and outputs a signal from the prescaler.

본 발명의 일 실시예에 따른 위상 동기 루프 회로의 제어 방법은, 상기 전압 제어 발진기로부터의 신호를 제1 분주기가 입력받아 분주하는 단계; 상기 제1 분주기로부터의 신호를 제2 분주기가 입력받아 분주하는 단계; 외부 입력 신호에 따라 상기 제1 분주기 및 상기 제2 분주기로부터의 신호 중 하나를 선택하여 출력하는 단계; 상기 제1 분주기로부터의 신호를 프리 스케일러가 입력받아 분주하는 단계; 및 상기 프리스케일러로부터의 신호를 입력받아 제3 분주기가 분주하여 분주신호로서 출력하는 단계를 포함한다.A control method of a phase locked loop circuit according to an embodiment of the present invention includes: dividing a signal from the voltage controlled oscillator by a first divider; Dividing a signal from the first divider by a second divider; Selecting and outputting one of the signals from the first and second dividers according to an external input signal; Dividing a signal from the first divider by a prescaler; And receiving a signal from the prescaler and dividing a third divider to output a divided signal.

본 발명에 따르면 프리스케일러 및 선택부를 이용하여 다양한 출력 주파수를 생성할 수 있는 주파수 분주기 및 이를 포함하는 위상 동기 루프 회로를 제공할 수 있다.According to the present invention, a frequency divider capable of generating various output frequencies using a prescaler and a selector, and a phase locked loop circuit including the same may be provided.

도 1은 본 발명의 일 실시예에 따른 PLL 회로의 구성에 대한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 PLL 회로의 주파수 분주기의 세부 구성에 대한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 PLL 회로의 제어 방법에 대한 순서도를 나타낸다.1 is a block diagram of a configuration of a PLL circuit according to an embodiment of the present invention.
2 is a block diagram of a detailed configuration of a frequency divider of a PLL circuit according to an embodiment of the present invention.
3 is a flowchart illustrating a control method of a PLL circuit according to an embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 PLL 회로의 구성에 대한 블록도이다. 도 1을 참조하면 본 발명의 일 실시예에 따른 위상 동기 루프 회로(10)는 전압 제어 발진기로부터 입력되는 주파수를 분주하여 분주된 주파수를 생성하는 주파수 분주기(15), 주파수 분주기로(15)부터 출력되는 분주 신호(fdiv) 및 기준 신호(fref)를 비교하여 펄스로 출력하는 위상 검출부(Phase Detector, 11); 위상 검출부(11)로부터의 펄스 신호를 입력받아 전류로 변환하여 출력하는 전하 펌프(Charge Pump, 12), 전하 펌프(12)로부터의 전류를 입력받아 제어 전압(Vctr)으로 변환하여 출력하는 루프 필터(Loop Filter, 13), 및 제어 전압(Vctr)에 따라 가변하는 주파수 신호를 출력하는 전압 제어 발진기(VCO, Voltage Control Oscillator, 14)를 포함할 수 있다. 1 is a block diagram of a configuration of a PLL circuit according to an embodiment of the present invention. Referring to FIG. 1, a phase locked loop circuit 10 according to an embodiment of the present invention divides a frequency input from a voltage controlled oscillator to generate a divided frequency and a frequency divider 15. A phase detector 11 for comparing the divided signal fdiv and the reference signal fref outputted from each other and outputting the pulse signal; A charge pump 12 that receives the pulse signal from the phase detector 11 and converts it into a current, and a loop filter that receives the current from the charge pump 12 and converts it into a control voltage Vctr and outputs it. A loop filter 13 and a voltage control oscillator 14 for outputting a frequency signal that varies according to the control voltage Vctr.

위상 검출부(11)는, 주파수 분주기(15)로부터 출력되는 분주 신호(fdiv) 및 기준 신호(fref)를 비교하여 펄스로 출력할 수 있다. 또한, 위상 검출부(11)는 기준 주파수(fref)와 주파수 분주기(15)로부터 출력된 분주 주파수(fdiv)의 위상을 비교하여, 기준 주파수(fref)가 분주 주파수(fdiv)보다 빠르면(lead) 업(UP) 신호를 출력하고, 기준 주파수(fref)가 분주 주파수(fdiv)보다 늦으면(lag) 다운(DN) 신호를 출력할 수 있다.The phase detector 11 may compare the divided signal fdiv and the reference signal fref output from the frequency divider 15 and output the pulsed signal. In addition, the phase detector 11 compares the phase of the frequency division frequency fdiv output from the frequency divider 15 with the reference frequency fref so that the reference frequency fref is faster than the frequency division frequency fdiv. The UP signal may be output, and if the reference frequency fref is later than the division frequency fdiv, the down signal may be output.

한편, 위상 동기 루프 회로(10)는 위상 검출부(11)로 인가되는 기준 주파수(frev)의 신호를 출력하는 발진기(미도시)를 더 포함할 수 있다. 발진기는 크리스탈 발진기(TCXO, Temperature Compensated X-tal Oscillator)로 구성될 수 있다.On the other hand, the phase locked loop circuit 10 may further include an oscillator (not shown) for outputting a signal of the reference frequency (frev) applied to the phase detector (11). The oscillator may be configured as a crystal oscillator (TCXO, Temperature Compensated X-tal Oscillator).

전하 펌프(12)는, 위상 검출부(11)로부터 출력된 펄스 신호(UP 신호 또는 DN 신호)에 기초하여 펄스 신호를 전류(Icp)로 변환할 수 있다.The charge pump 12 can convert the pulse signal into the current Icp based on the pulse signal (UP signal or DN signal) output from the phase detector 11.

루프 필터(13)는, 일반적으로 로우 패스 필터(LPF, Low Pass Filter)로 구성될 수 있으며, 전하 펌프(12)로부터의 전하를 축적했다 방출하는 역할과 원하지 않는 출력성분을 포함한 잡음 주파수를 제거하는 역할을 할 수 있다.The loop filter 13 may generally be configured as a low pass filter (LPF) and removes noise frequencies including accumulation and discharge of charge from the charge pump 12 and unwanted output components. Can play a role.

전압 제어 발진기(14)는, 입력되는 제어 전압(Vctr)에 따라 출력되는 주파수(fvco)가 제어되는 역할을 한다. 전압 제어 발진기(14)는 크게, 구형파를 출력으로 내보내는 비선형 귀환 회로를 이용하여 구현하는 인버터 체인(inverter chain) 형태의 링 오실레이터(Ring oscillator) 또는 LC tank oscillator 로 구성될 수 있다. 전압 제어 발진기(14)는 위상 동기 루프에 내장 또는 외장되어 사용되거나 별개의 독립 부품으로 사용될 수 있다. The voltage controlled oscillator 14 serves to control the output frequency fvco according to the input control voltage Vctr. The voltage controlled oscillator 14 may be largely configured as a ring oscillator or LC tank oscillator in the form of an inverter chain implemented using a nonlinear feedback circuit for outputting a square wave to an output. The voltage controlled oscillator 14 may be used internally or externally in a phase locked loop or may be used as a separate independent component.

또한, 전압 제어 발진기(14)는 제어 전압(Vctr)에 따라 가변하는 주파수를 가진 신호(fvco)를 출력하여 주파수 분주기(15)에 인가되도록 할 수 있다.In addition, the voltage controlled oscillator 14 may output a signal fvco having a frequency varying according to the control voltage Vctr to be applied to the frequency divider 15.

주파수 분주기(15)는 전압 제어 발진기로(14)부터의 신호 주파수(fvco)를 복수의 주파수 모드로 분주할 수 있다. 종래 주파수 분주기가 2분주로 분주하거나 4분주로 분주하는 것처럼 단일의 모드로 분주하는 것과는 달리, 본 발명의 주파수 분주기(15)는 복수의 주파수 모드로 분주할 수 있으며 이를 위한 구성 및 동작은 후술한다.
The frequency divider 15 may divide the signal frequency fvco from the voltage controlled oscillator 14 into a plurality of frequency modes. Unlike the conventional frequency divider that divides into a single mode, such as divided into two divisions or divide into four divisions, the frequency divider 15 of the present invention can divide in a plurality of frequency modes and the configuration and operation for this It will be described later.

도 2는 본 발명의 일 실시예에 따른 PLL 회로의 주파수 분주기의 세부 구성에 대한 블록도이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 주파수 분주기(15)는, 전압 제어 발진기(VCO)로부터의 신호를 분주하는 제1 분주기(121), 제1 분주기(151)로부터의 신호를 분주하는 제2 분주기(153), 외부 입력 신호(signa1)에 따라 제1 분주기(151) 및 제2 분주기로(153)부터의 신호 중 하나를 선택하여 출력하는 선택부(155), 제1 분주기(151)로부터의 신호를 제어 신호(control signal)에 따라 분주하는 프리스케일러(prescaler, 157) 및 프리스케일러(157)로부터의 신호를 분주하여 출력하는 제3 분주기(159)를 포함할 수 있다. 또한, 주파수 분주기(15)는 프리스케일러(157)에 제어 신호(control signal)을 인가하는 레지스터회로(register, 158)를 더 포함할 수 있다.2 is a block diagram of a detailed configuration of a frequency divider of a PLL circuit according to an embodiment of the present invention. Referring to FIG. 2, the frequency divider 15 according to an embodiment of the present invention may include a first divider 121 and a first divider 151 that divide a signal from a voltage controlled oscillator VCO. A selector 155 that selects and outputs one of the signals from the first divider 151 and the second divider 153 according to the second divider 153 and the external input signal signala1. ), A prescaler 157 that divides a signal from the first divider 151 according to a control signal, and a third divider 159 that divides and outputs a signal from the prescaler 157. It may include. In addition, the frequency divider 15 may further include a register circuit 158 for applying a control signal to the prescaler 157.

도 2에서는 제1,2 및 3 분주기(151, 153, 159)의 분주 비율을 2 분주로 예시하여 설명하고 프리스케일러는 (n/n+1)의 듀얼 모듈 프리스케일러를 예로 들어 설명할 것이다. In FIG. 2, the division ratios of the first, second, and third dividers 151, 153, and 159 are illustrated as two divisions, and the prescaler will be described using a dual module prescaler of (n / n + 1) as an example.

제1 분주기(151)로부터 출력되는 2분주 신호(f1)는 프리스케일러(157), 제2 분주기(153) 또는 선택부(155)로 입력될 수 있다. The two divider signal f1 output from the first divider 151 may be input to the prescaler 157, the second divider 153, or the selector 155.

프리스케일러(157)로 입력되는 2분주 신호(f1)는 프리스케일러(157)의 동작 모드에 따라 N 분주 또는 N+1 분주로 입력신호의 주파수를 나눌 수 있고, N 분주 또는 N + 1 분주의 동작 모드를 가지는 듀얼 모듈 프리스케일러(dual-modulus prescaler)일 수 있다. The two-division signal f1 input to the prescaler 157 may divide the frequency of the input signal into N divisions or N + 1 divisions according to an operation mode of the prescaler 157, and an operation mode of N divisions or N + 1 divisions. It may be a dual module prescaler having a dual-modulus prescaler.

레지스터회로(158)는 기 저장되거나 설정된 분주 데이터에 따라 이를 변경하여 제어 신호(control signal)를 생성하고 프리스케일러(157)에 인가함으로써 N 분주 또는 N+1 분주의 동작 모드를 결정할 수 있다. 레지스터회로(18)에 입력되는 분주비 데이터는 래치(미도시)를 통하여 병렬 데이터로 입력될 수 있다. The register circuit 158 may determine an operation mode of N division or N + 1 division by generating a control signal by applying the pre-scaler 157 by changing it according to previously stored or set division data. The division ratio data input to the register circuit 18 may be input as parallel data through a latch (not shown).

프리스케일러(157)의 동작 모드가 N 분주인 경우 프리스케일러(157)로부터 출력되는 신호는 2*N 분주 신호(f3)일 수 있다. When the operation mode of the prescaler 157 is N division, the signal output from the prescaler 157 may be a 2 * N division signal f3.

다음에, 2*N 분주 신호(f3)는 제3 분주기(159)로 입력되어 2*2*N 분주 신호(fdiv)로 출력될 수 있다. 제3 분주기(159)는 입력되는 분주 신호(f3)의 듀티 사이클(cycle)을 1:1로 조절할 수 있다.Next, the 2 * N divided signal f3 may be input to the third divider 159 and output as a 2 * 2 * N divided signal fdiv. The third divider 159 may adjust the duty cycle of the divided frequency signal f3 to be 1: 1.

한편, 프리스케일러의 동작 모드가 N +1 분주인 경우 프리스케일러(157)로부터 출력되는 신호(fdiv)는 2*(N+1) 분주된 신호일 수 있다.Meanwhile, when the operation mode of the prescaler is N +1 division, the signal fdiv output from the prescaler 157 may be a 2 * (N + 1) divided signal.

따라서, 프리스케일러(157)의 제어에 따라 2*N 분주 신호 또는 2*(N+1) 분주 신호로서 2가지 종류의 출력 주파수(fdiv)를 생성할 수 있다.Therefore, under the control of the prescaler 157, two types of output frequencies fdiv may be generated as 2 * N divided signals or 2 * (N + 1) divided signals.

또한, 제1 분주기(151)로부터 출력되는 2분주 신호(f1)는 제2 분주기(153)에 입력되어 2*2 분주 신호(f2)가 생성될 수 있다. 선택부(155)는 멀티플렉서(mux)로 구성되고, 2분주 신호(f1) 및 2*2 분주 신호(f2)를 입력받아 이중 하나의 신호를 선택하여 출력할 수 있다. 선택부(155)는 외부 신호(signal)의 입력에 응답하여 신호(fout)를 출력할 수 있다.In addition, the second divider signal f1 output from the first divider 151 may be input to the second divider 153 to generate a 2 * 2 divided signal f2. The selector 155 may be configured as a multiplexer mux, and may receive a two divided signal f1 and a 2 * 2 divided signal f2 and select one of the two signals. The selector 155 may output a signal fout in response to an input of an external signal.

즉, 본 발명에서는 선택부(155)의 동작에 따라 2분주 신호(f1) 또는 2*2 분주 신호(f2)와 같은 2 종류의 신호를 출력할 수 있다.That is, according to the present invention, two types of signals, such as a two divided signal f1 or a 2 * 2 divided signal f2, may be output according to the operation of the selector 155.

예컨대, 프리스케일러(157)의 N이 4인 경우에는 선택부(155)로부터는 2분주, 4분주 신호가 출력되거나, 제3 분주기(159)로부터는 16분주 또는 20분주 신호가 출력될 수 있어 4가지 종류의 출력 주파수 신호가 획득될 수 있다.
For example, when N of the prescaler 157 is 4, two-division and four-division signals may be output from the selector 155, or 16-division or 20-division signals may be output from the third divider 159. Four kinds of output frequency signals can be obtained.

도 3은 본 발명의 일 실시예에 따른 PLL 회로의 제어 방법에 대한 순서도를 나타낸다. 3 is a flowchart illustrating a control method of a PLL circuit according to an embodiment of the present invention.

단계(S11)에서, 전압 제어 발진기로부터의 신호를 제1 분주기가 입력받아 소정 분주비로 분주한다. 본 명세서에서는 2분주 신호(f1)가 출력된다.In step S11, the first divider receives a signal from the voltage controlled oscillator and divides the signal at a predetermined division ratio. In the present specification, a two-division signal f1 is output.

단계(S12)에서, 제1 분주기로부터의 신호를 제2 분주기가 입력받아 분주한다. 본 명세서에서는 4 분주 신호(f2)가 출력된다.In step S12, the second divider receives and divides the signal from the first divider. In the present specification, the four divided signal f2 is output.

단계(S13)에서, 외부 입력 신호에 따라 제1 분주기 및 제2 분주기로부터의 신호 중 하나(fout)를 선택하여 출력한다.In step S13, one of the signals from the first and second dividers fout is selected and output according to the external input signal.

단계(S14)에서, 제1 분주기로부터의 신호를 프리 스케일러가 입력받아 분주한다. 이 경우, 프리스케일러의 동작 모드에 따라 N 분주 또는 N+1 분주도 신호가 출력할 수 있다.In step S14, the prescaler receives and divides the signal from the first divider. In this case, the N frequency division signal or the N + 1 frequency division signal may be output according to the prescaler operation mode.

단계(S15)에서, 프리스케일러로부터의 신호를 입력받아 제3 분주기가 분주하여 분주신호(fdiv)로서 출력한다.In step S15, the signal received from the prescaler is received and the third divider divides the output signal as a divided signal fdiv.

이상, 본 발명의 일 실시예에 따른 위상 동기 루프의 제어 방법에 대해 설명하였다. 상술한 바와 같이, 사용자가 원하는 다양한 종류의 출력 주파수를 제공함으로써 여러 가지 출력 주파수를 이용하여 최적 주파수를 발생시킬 수 있다. 또한, 또한, 본 발명의 일 실시예에 따른 위상 동기 루프는, 클락 발생기(clock generator), 클락 복원기(CDR, Clock Data Recovery)에 이용될 수 있다. In the above, a method of controlling a phase locked loop according to an embodiment of the present invention has been described. As described above, by providing various types of output frequencies desired by a user, an optimal frequency may be generated using various output frequencies. In addition, the phase locked loop according to an embodiment of the present invention may be used for a clock generator and a clock data recovery (CDR).

이상, 본 발명의 일 실시예에 따른 주파수 분주기, 이를 포함하는 위상 동기 루프 회로 및 주파수 분주 방법 등에 대해 설명하였다. 또한, 본 발명에 따른 주파수 분주 방법은 컴퓨터, 네트워크 TV, 게임 플레이어, 스마트 TV, 노트북 등과 같이 사용자 인터페이스 장치로 구현되거나 이에 탑재되어 제공될 수 있다. In the above, the frequency divider, the phase locked loop circuit and the frequency divider method including the same according to an embodiment of the present invention have been described. In addition, the frequency division method according to the present invention may be implemented or mounted on a user interface device such as a computer, a network TV, a game player, a smart TV, a laptop, and the like.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and variations without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas falling within the scope of the same shall be construed as falling within the scope of the present invention.

Claims (8)

전압 제어 발진기로부터 입력되는 주파수를 분주하여 분주된 주파수를 생성하는 위상 동기 루프 회로의 주파수 분주기에 있어서,
상기 전압 제어 발진기로부터의 신호를 분주하는 제1 분주기;
상기 제1 분주기로부터의 신호를 분주하는 제2 분주기;
외부 입력 신호에 따라 상기 제1 분주기 및 상기 제2 분주기로부터의 신호 중 하나를 선택하여 출력하는 선택부;
상기 제1 분주기로부터의 신호를 제어 신호에 따라 분주하는 프리스케일러; 및
상기 프리스케일러로부터의 신호를 분주하여 출력하는 제3 분주기를 포함하며,
상기 제 3 분주기는,
상기 프리스케일러로부터의 분주 신호의 듀티 사이클을 1:1로 조절하는 주파수 분주기. In a frequency divider of a phase locked loop circuit for dividing a frequency input from a voltage controlled oscillator to generate a divided frequency,
A first divider for dividing a signal from the voltage controlled oscillator;
A second divider for dividing a signal from the first divider;
A selector configured to select and output one of the signals from the first and second dividers according to an external input signal;
A prescaler for dividing the signal from the first divider according to a control signal; And
A third divider which divides and outputs a signal from the prescaler,
The third divider is,
A frequency divider for adjusting a duty cycle of the divided signal from the prescaler by 1: 1. 제1항에 있어서,
분주 데이터를 저장하고 외부 신호에 응답하여 상기 저장된 분주 데이터를 변경하여 제어 신호를 생성하여 상기 프리 스케일러에 상기 제어 신호를 인가하는 레지스터 회로를 더 포함하는 주파수 분주기.The method of claim 1,
And a register circuit which stores the divided data and changes the stored divided data in response to an external signal to generate a control signal and apply the control signal to the prescaler. 제1항에 있어서,
상기 프리스케일러는 듀얼 모듈 프리스케일러(dual-modulus prescaler)인 주파수 분주기.The method of claim 1,
Wherein said prescaler is a dual-modulus prescaler. 제1항에 있어서,
상기 주파수 분주기는 외부 입력 신호 및 상기 제어 신호를 기초로 상기 전압 제어 발진기로부터의 신호 주파수를 복수의 주파수 모드로 분주하여 출력하도록 하는 주파수 분주기. The method of claim 1,
The frequency divider divides and outputs a signal frequency from the voltage controlled oscillator in a plurality of frequency modes based on an external input signal and the control signal. 위상 동기 루프 회로의 제어 방법에 있어서,
전압 제어 발진기로부터의 신호를 제1 분주기가 입력받아 분주하는 단계;
상기 제1 분주기로부터의 신호를 제2 분주기가 입력받아 분주하는 단계;
외부 입력 신호에 따라 상기 제1 분주기 및 상기 제2 분주기로부터의 신호 중 하나를 선택하여 출력하는 단계;
상기 제1 분주기로부터의 신호를 프리 스케일러가 입력받아 분주하는 단계; 및
상기 프리스케일러로부터의 신호를 입력받아 제3 분주기가 분주하여 분주신호로서 출력하는 단계를 포함하며,
상기 제 3 분주기가 분주하여 분주 신호로서 출력하는 단계는,
상기 프리스케일러로부터의 분주 신호의 듀티 사이클을 1:1로 조절하는 단계를 포함하는 위상 동기 루프의 제어 방법. In the control method of a phase locked loop circuit,
Dividing a signal from a voltage controlled oscillator by a first divider;
Dividing a signal from the first divider by a second divider;
Selecting and outputting one of the signals from the first and second dividers according to an external input signal;
Dividing a signal from the first divider by a prescaler; And
Receiving a signal from the prescaler and dividing a third divider to output a divided signal;
The third divider divides and outputs the divided signal as a divided signal,
And adjusting the duty cycle of the divided signal from the prescaler by 1: 1. 제5항에 있어서,
분주 데이터를 저장하고 외부 신호에 응답하여 상기 저장된 분주 데이터를 변경하여 제어 신호를 생성하는 레지스터 회로가 상기 제어 신호를 출력하는 단계를 더 포함하는 위상 동기 루프의 제어 방법.The method of claim 5,
And outputting the control signal by a register circuit that stores the divided data and changes the stored divided data in response to an external signal to generate a control signal. 제5항에 있어서,
상기 프리스케일러는 듀얼 모듈 프리스케일러(dual-modulus prescaler)인 위상 동기 루프의 제어 방법.The method of claim 5,
And the prescaler is a dual-modulus prescaler. 제1항 내지 제4항 중 어느 한 항의 주파수 분주기;
상기 주파수 분주기로부터 출력되는 분주신호 및 기준 신호를 비교하여 펄스로 출력하는 위상 검출부;
상기 위상 검출부로부터의 펄스 신호를 입력받아 전류로 변환하여 출력하는 전하 펌프;
상기 전하 펌프로부터의 전류를 입력받아 제어 전압으로 변환하여 출력하는 루프 필터; 및
상기 제어 전압에 따라 가변하는 주파수를 가진 신호를 출력하여 상기 주파수 분주기로 인가하도록 하는 전압 제어 발진기를 포함하는 위상 동기 루프(Phase Locked Loop) 회로.
A frequency divider according to any one of claims 1 to 4;
A phase detector for comparing the divided signal output from the frequency divider and the reference signal and outputting the pulses;
A charge pump which receives the pulse signal from the phase detector and converts the pulse signal into a current;
A loop filter which receives a current from the charge pump and converts the current into a control voltage and outputs the control voltage; And
And a voltage controlled oscillator for outputting a signal having a frequency varying according to the control voltage to apply to the frequency divider.
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KR20050067629A (en) * 2003-12-29 2005-07-05 삼성전기주식회사 Fractional-n type phase locked loop
KR20060067189A (en) * 2004-12-14 2006-06-19 한국전자통신연구원 Low-power low-phase noise sigma-delta fractional-n frequency synthesizer using phase-locked loop

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