KR20080012573A - Semiconductor device and the manufacturing method thereof - Google Patents

Semiconductor device and the manufacturing method thereof Download PDF

Info

Publication number
KR20080012573A
KR20080012573A KR1020060073578A KR20060073578A KR20080012573A KR 20080012573 A KR20080012573 A KR 20080012573A KR 1020060073578 A KR1020060073578 A KR 1020060073578A KR 20060073578 A KR20060073578 A KR 20060073578A KR 20080012573 A KR20080012573 A KR 20080012573A
Authority
KR
South Korea
Prior art keywords
contact
semiconductor device
conductive film
conductive
overlapping region
Prior art date
Application number
KR1020060073578A
Other languages
Korean (ko)
Other versions
KR100805151B1 (en
Inventor
김은아
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020060073578A priority Critical patent/KR100805151B1/en
Publication of KR20080012573A publication Critical patent/KR20080012573A/en
Application granted granted Critical
Publication of KR100805151B1 publication Critical patent/KR100805151B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

A semiconductor device is provided to remove a leakage caused by a contact defect while minimizing a decrease of an aperture ratio by properly adjusting a contact formation position in consideration of a process margin. A first conductive layer is formed on a substrate. A second conductive layer is formed on the first conductive layer by interposing a first insulation layer and overlaps the first conductive layer in a first overlap area(OA1). A third conductive layer is formed on the second conductive layer by interposing a second insulation layer and overlaps the first and second conductive layers in a second overlap area. The second conductive layer is electrically connected to the third conductive layer by a first contact(C1). The first contact is formed in the second overlap area when the minimum line width of the second and third conductive layers disposed in the second overlap area is not less than the sum of the diameter and the installation space of the first contact. The first contact is formed in a third overlap area(OA3) where the second conductive layer overlaps the third conductive layer when the minimum line width of the second and third conductive layers is less than the sum of the diameter and the installation space of the first contact. The first to third conductive layers are respectively composed of a semiconductor layer(20), a scan line(40) and a drain electrode of an organic light emitting display.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and the Manufacturing Method thereof}Semiconductor device and the manufacturing method

도 1은 유기 발광 표시장치의 구동 회로부 중에서 본 발명의 실시예에 따른 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a layout of a portion of a driving circuit unit of an organic light emitting display device to which a semiconductor device according to an exemplary embodiment of the present invention is applied.

도 2는 도 1의 "Ⅱ-Ⅱ" 부분 단면도이다.FIG. 2 is a partial cross-sectional view of "II-II" of FIG. 1.

도 3은 도 1의 "Ⅲ-Ⅲ" 부분 단면도이다.3 is a partial sectional view taken along the line "III-III" in FIG.

도 4는 유기 발광 표시장치의 구동 회로부 중에서 일반적인 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다.4 is a plan view schematically illustrating a layout of a portion of a driving circuit unit of an organic light emitting display device to which a general semiconductor device is applied.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 개구율 감소를 최소화 하면서도 콘택 불량을 줄일 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can reduce the contact failure while minimizing the reduction of the aperture ratio.

음극선관의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(LCD: Liquid Crystal Display), 전계 방출 표시장치(FED: Field Emission Display), 플라즈마 표시장 치(PDP: Plasma Display Panel) 및 유기 발광 표시장치(Organic Light Emitting Display) 등이 있다.Various flat panel displays have been developed to reduce the weight and volume, which are disadvantages of cathode ray tubes. Such flat panel displays include Liquid Crystal Display (LCD), Field Emission Display (FED), Plasma Display Panel (PDP) and Organic Light Emitting Display (PDP). Etc.

이 중에서 상기 유기 발광 표시장치는 유기 화합물을 전기적으로 여기시켜 발광시키는 유기 발광 소자들을 구비하는 표시장치로서, N×M 개의 유기 발광 소자들을 전압 구동 또는 전류 구동하여 영상을 표현할 수 있도록 되어 있다.The organic light emitting diode display is a display device including organic light emitting diodes that electrically excite an organic compound to emit light. The organic light emitting diode display may display an image by voltage driving or current driving N × M organic light emitting diodes.

통상적으로, 상기 유기 발광 소자는 다이오드 특성을 가져서 유기 발광 다이오드(Organic Light Emitting Diode)라고도 불리우며, 정공 주입 전극인 애노드 전극과, 발광층(emitting layer; EML)과, 전자 주입 전극인 캐소드 전극을 포함하고, 각 전극으로부터 발광층 내부로 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어져 화상을 표시한다.Typically, the organic light emitting diode has a diode characteristic and is also called an organic light emitting diode, and includes an anode electrode which is a hole injection electrode, an emitting layer (EML), and a cathode electrode which is an electron injection electrode. When the exciton in which holes and electrons injected into the light emitting layer are combined from each electrode falls from the excited state to the ground state, light is emitted to display an image.

그리고, 상기 발광층은 전자 주입층(Electron Injection Layer; EIL)과 정공 주입층(Hole Injection Layer; HIL)을 포함한 다층 구조로 이루어지며, 전자 수송층(Electron Transport Layer; ETL)과 정공 수송층(Hole Transport Layer; HTL)을 더욱 포함할 수 있다.In addition, the emission layer has a multilayer structure including an electron injection layer (EIL) and a hole injection layer (HIL), and an electron transport layer (ETL) and a hole transport layer (Hole Transport Layer). ; HTL).

이러한 구성의 유기 발광 소자들을 구비하는 유기 발광 표시장치는 구동 방식에 따라 능동형(active matrix type) 및 수동형(passive matrix type)으로 구분할 수 있다.An organic light emitting display device having organic light emitting diodes having such a configuration may be classified into an active matrix type and a passive matrix type according to a driving method.

이 중에서 상기 능동형 유기 발광 표시장치는 유기 발광 소자를 구동하기 위한 반도체 장치를 구비한다.The active organic light emitting diode display includes a semiconductor device for driving the organic light emitting diode.

도 4는 유기 발광 표시장치의 구동 회로부 중에서 일반적인 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다. 도 4에서, 반도체 장치는 버퍼막 위에 제공되는 반도체층(110)과, 절연막을 사이에 두고 반도체층(110)의 상부에 적층되는 스캔 라인(120)과, 또다른 절연막을 사이에 두고 스캔 라인(120)의 상부에 적층되는 소오스 전극(130) 및 드레인 전극(140)을 포함한다.4 is a plan view schematically illustrating a layout of a portion of a driving circuit unit of an organic light emitting display device to which a general semiconductor device is applied. In FIG. 4, a semiconductor device includes a semiconductor layer 110 provided over a buffer film, a scan line 120 stacked over the semiconductor layer 110 with an insulating film therebetween, and a scan line with another insulating film therebetween. A source electrode 130 and a drain electrode 140 are stacked on the upper portion of the 120.

상기한 구조의 반도체 장치에 있어서, 드레인 전극(140)은 콘택(C1)에 의해 상기 스캔 라인(120)과 전기적으로 연결되며, 소오스 전극(130) 및 드레인 전극(140)은 콘택(C2,C3)에 의해 반도체층(110)의 소오스 영역 및 드레인 영역에 전기적으로 각각 연결된다.In the semiconductor device having the above structure, the drain electrode 140 is electrically connected to the scan line 120 by a contact C1, and the source electrode 130 and the drain electrode 140 are connected to the contacts C2 and C3. ) Are electrically connected to the source region and the drain region of the semiconductor layer 110, respectively.

물론, 상기한 구조 이외에도 다양한 구조의 반도체 장치가 마련될 수 있지만, 2층 이상의 전도성 막이 각각 절연막을 사이에 두고 스택(stack)되어 있는 구조의 반도체 장치에서는 두개의 전도성 막을 전기적으로 연결하기 위해 통상적으로 상기한 콘택(C1,C2,C3)이 구비된다.Of course, in addition to the above-described structure, a semiconductor device having various structures may be provided. However, in a semiconductor device having a structure in which two or more conductive films are stacked with an insulating film interposed therebetween, it is generally used to electrically connect two conductive films. The contacts C1, C2, and C3 are provided.

한편, 상기한 구성의 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다. On the other hand, the semiconductor device of the above configuration is required to operate at a high speed and to have a large storage capacity. In response to these demands, semiconductor devices have been developed to improve their integration, reliability, and response speed.

그런데, 상기한 반도체 장치를 더욱 정밀하고 고밀도로 형성하기 위해서는 전도성 막의 선폭을 감소시켜야 하는데, 이 경우에는 오정렬 등의 공정 문제로 인해 전기적 누설 불량이 발생하는 문제점이 있다.However, in order to form the semiconductor device more precisely and densely, the line width of the conductive film should be reduced. In this case, there is a problem in that electrical leakage defects occur due to process problems such as misalignment.

예를 들어, 도 4에 도시한 반도체 장치를 구비하는 유기 발광 표시장치에서 드레인 전극(140)을 하부의 스캔 라인(120)에 전기적으로 연결하기 위한 콘택(C1) 을 형성할 때, 오정렬 등의 공정 이상이 발생되거나 공정 마진으로 인해 콘택(C1)이 크게 형성되는 경우에는 상기 콘택(C1)이 스캔 라인(120)을 약간 벗어난 위치에 형성된다.For example, when forming the contact C1 for electrically connecting the drain electrode 140 to the lower scan line 120 in the organic light emitting display having the semiconductor device illustrated in FIG. When a process abnormality occurs or a contact C1 is largely formed due to a process margin, the contact C1 is formed at a position slightly outside the scan line 120.

따라서, 콘택 불량으로 인한 전기적 누설 불량이 발생하게 되는데, 이러한 콘택 불량은 특히 드레인 전극(140)이 반도체층(110) 및 스캔 라인(120)과 중첩하는 제2 중첩 영역(Overlay area 2: OA2, 빗금친 영역을 나타낸다)에서의 최소 선폭(W)이 콘택(C1)의 직경(D)과 설정 여유 공간(2G)을 합한 크기 미만인 경우에 발생하기 쉽다.Therefore, an electrical leakage failure may occur due to a contact failure. In particular, the contact failure may include a second overlap area 2: OA2, in which the drain electrode 140 overlaps the semiconductor layer 110 and the scan line 120. It occurs easily when the minimum line width W in the hatched area | region is less than the magnitude | size which added the diameter D of the contact C1, and the setting clearance space 2G.

여기에서, 상기 설정 여유 공간(2G)은 공정 마진을 고려하여 8㎛(특히 3.5㎛)로 설정된다.Here, the set clearance 2G is set to 8 µm (particularly 3.5 µm) in consideration of the process margin.

따라서, 상기한 문제점을 해결하기 위해서는 드레인 전극(140)의 형상을 변경하여 상기 드레인 전극(140)과 스캔 라인(120)만이 중첩하는 영역에 콘택(C1)을 형성해야 한다.Therefore, in order to solve the above problem, the contact C1 should be formed in an area where only the drain electrode 140 and the scan line 120 overlap by changing the shape of the drain electrode 140.

그러나, 콘택 불량을 방지하기 위해 유기 발광 표시장치에 구비되는 모든 반도체 장치의 드레인 전극을 상기와 같이 변경하는 경우에는 드레인 전극과 스캔 라인이 중첩하는 영역을 형성함으로 인해 디스플레이 장치의 개구율이 저하되는 문제점이 있다.However, when the drain electrodes of all the semiconductor devices included in the organic light emitting diode display are changed as described above in order to prevent contact failure, the aperture ratio of the display device is reduced due to the overlapping region between the drain electrodes and the scan lines. There is this.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 개구율이 저하되는 것을 최소화면서도 콘택 불량으로 인한 전기적 누설 불량을 방지할 수 있는 반도체 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device capable of preventing an electrical leakage failure due to a contact failure while minimizing a decrease in an opening ratio.

전술한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명의 실시예에 따른 반도체 장치는, 기판상에 형성되는 제1 전도성 막, 제1 절연막을 사이에 두고 상기 제1 전도성 막의 상부에 형성되며 제1 중첩 영역에서 상기 제1 전도성 막과 중첩하는 제2 전도성 막, 제2 절연막을 사이에 두고 상기 제2 전도성 막의 상부에 형성되며 제2 중첩 영역에서 상기 제1 및 제2 전도성 막과 중첩하는 제3 전도성 막, 및 상기 제2 전도성 막과 제3 전도성 막을 전기적으로 연결하는 제1 콘택을 포함하며, 상기 제1 콘택은 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인 경우 상기 제2 중첩 영역에 형성되고, 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 미만인 경우 상기 제2 전도성 막과 제3 전도성 막이 중첩하는 제3 중첩 영역에 형성된다.According to an aspect of the present invention for achieving the above object, a semiconductor device according to an embodiment of the present invention, a first conductive film formed on a substrate, a first insulating film interposed between the first conductive film on the top A second conductive layer formed on the second conductive layer, the second conductive layer overlapping the first conductive layer in a first overlapping region, and a second insulating layer interposed therebetween; An overlapping third conductive film, and a first contact electrically connecting the second conductive film and the third conductive film, wherein the first contact is formed of the second conductive film and the third conductive film disposed in the second overlapping region. The minimum line width of the second conductive layer and the third conductive layer formed in the second overlapping region and formed in the second overlapping region when the minimum line width of the film is equal to or larger than the sum of the diameter and the set clearance of the first contact. In this case, the size is less than the sum of the diameter and the setting space of the first contact is formed in the third overlapping area of the second conductive film overlapping with the third conductive film.

본 발명의 실시예에 의하면, 상기 설정 여유 공간은 공정 마진을 고려하여 8㎛ 이하, 특히 3㎛ 이하로 설정하는 것이 바람직하다.According to an embodiment of the present invention, the set clearance is preferably set to 8 µm or less, particularly 3 µm or less in consideration of process margin.

그리고, 상기 제1 전도성 막과 제2 전도성 막은 제2 콘택에 의해 전기적으로 연결된다.The first conductive film and the second conductive film are electrically connected by a second contact.

상기한 구성의 반도체 장치는 상기 제2 중첩 영역에 배치되는 제2 전도성 막 및 제3 전도성의 최소 선폭이 형성하고자 하는 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인가를 판단하는 단계, 및 상기 단계에서의 판단값이 "예"인 경우에는 상기 제1 콘택을 상기 제2 중첩 영역에 형성하고, 상기 판단값이 "아니오"인 경우에는 상기 제1 콘택을 상기 제3 중첩 영역에 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 의해 제조할 수 있다.In the semiconductor device having the above-described configuration, determining whether the second conductive layer disposed in the second overlapping region and the minimum line width of the third conductivity are equal to or greater than the sum of the diameters of the first contact to be formed and the set clearance space; And forming the first contact in the second overlapping region when the determination value in the step is "Yes", and forming the first contact in the third overlapping region when the determination value is "no". It can manufacture by the manufacturing method of a semiconductor device including the step of doing.

그리고, 상기한 구성의 반도체 장치는 상기 제1 내지 제3 전도성 막을 유기 발광 표시장치의 반도체층, 스캔 라인 및 드레인 전극으로 각각 사용할 수 있다.In the semiconductor device having the above-described configuration, the first to third conductive films may be used as the semiconductor layer, the scan line, and the drain electrode of the organic light emitting diode display.

이 경우, 상기한 구성의 반도체 장치는 상기 제2 중첩 영역에 배치되는 스캔 라인 및 드레인 전극 중 적어도 어느 한 막의 최소 선폭이 형성하고자 하는 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인가를 판단하는 단계, 및 상기 단계에서의 판단값이 "예"인 경우에는 상기 제1 콘택을 상기 제2 중첩 영역에 형성하고, 상기 판단값이 "아니오"인 경우에는 상기 제1 콘택을 상기 제3 중첩 영역에 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 의해 제조할 수 있다.In this case, the semiconductor device having the above-described configuration may be configured such that the minimum line width of at least one of the scan line and the drain electrode disposed in the second overlapping region is equal to or larger than the sum of the diameters of the first contact to be formed and the set clearance. And if the determination value in the step is "Yes", the first contact is formed in the second overlapping region, and if the determination value is "no", the first contact is formed in the third contact point. It can manufacture by the manufacturing method of a semiconductor device including forming in an overlapping area | region.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 1은 유기 발광 표시장치의 구동 회로부 중에서 본 발명의 실시예에 따른 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다. 그리고, 도 2는 도 1의 "Ⅱ-Ⅱ" 부분 단면도이며, 도 3은 도 1의 "Ⅲ-Ⅲ" 부분 단면도이다.1 is a plan view schematically illustrating a layout of a portion of a driving circuit unit of an organic light emitting display device to which a semiconductor device according to an exemplary embodiment of the present invention is applied. 2 is a partial sectional view taken along the line "II-II" of FIG. 1, and FIG. 3 is a partial sectional view taken along the line "III-III" of FIG.

앞에서 언급한 바와 같이, 능동형 유기 발광 표시장치는 통상적으로 기 판(100)을 구비한다. 상기 기판(100)은 절연성 재질의 글라스 기판으로 이루어질 수 있으며, 또한 메탈 호일(foil)로 이루어질 수도 있다.As mentioned above, an active organic light emitting display device typically includes a substrate 100. The substrate 100 may be made of an insulating glass substrate, or may be made of a metal foil.

기판(100) 위에는 버퍼막(10)이 형성되며, 버퍼막(10) 위에는 유기 발광 소자를 구동하기 위한 반도체 장치가 복수개 형성된다. 상기한 반도체 장치는 한 개의 부화소(sub pixel)당 통상적으로 2개 이상이 형성된다. 그리고, 적색, 녹색 및 청색 부화소가 모여서 한 개의 화소(pixel)를 형성한다.A buffer film 10 is formed on the substrate 100, and a plurality of semiconductor devices for driving an organic light emitting element are formed on the buffer film 10. Two or more semiconductor devices are typically formed per subpixel. The red, green, and blue subpixels are gathered to form one pixel.

이하에서는 한 개의 부화소에 구비되는 어느 한 개의 반도체 장치에 대해서만 설명한다. 하지만, 상기한 반도체 장치는 이 장치가 어떤 기능을 하는가에 따라 다양한 구조로 변형될 수 있다.Hereinafter, only one semiconductor device provided in one subpixel will be described. However, the semiconductor device described above may be modified into various structures depending on the function of the device.

예컨대, 스위칭 트랜지스터로 작용하는 반도체 장치와 구동 트랜지스터로 작용하는 반도체 장치 및 발광 트랜지스터로 작용하는 반도체 장치는 유기 발광 표시장치의 제조 회사별로, 또는 제품 스펙(spec)에 따라 세부적인 구성에서 동일하지 않게 구성될 수도 있다.For example, a semiconductor device serving as a switching transistor, a semiconductor device serving as a driving transistor, and a semiconductor device serving as a light emitting transistor are not the same in detailed configuration according to a manufacturing company of an organic light emitting display device or according to a product specification. It may be configured.

버퍼막(10) 위에는 소스 영역과 드레인 영역 및 이 영역들 사이에 배치되는 채널 영역을 구비하는 반도체층(20)이 형성된다.On the buffer film 10, a semiconductor layer 20 is formed that includes a source region, a drain region, and a channel region disposed between the regions.

상기한 반도체층(20)은 다결정 실리콘막을 버퍼막(10) 위에 형성한 후 이 막을 일정한 형상으로 패터닝하고, 이후 상기한 다결정 실리콘 막에 불순물 이온을 주입하여 소스 영역과 드레인 영역을 형성함에 따라 제조할 수 있다.The semiconductor layer 20 is fabricated by forming a polycrystalline silicon film on the buffer film 10, patterning the film into a predetermined shape, and then implanting impurity ions into the polycrystalline silicon film to form a source region and a drain region. can do.

이러한 구성의 반도체층(20) 위에는 게이트 절연막(30)이 형성되고, 게이트 절연막(30) 위에는 스캔 라인(40)이 형성된다.The gate insulating film 30 is formed on the semiconductor layer 20 having such a configuration, and the scan line 40 is formed on the gate insulating film 30.

이때, 상기 스캔 라인(40)은 제1 중첩 영역(OA1)에서 상기 반도체층(20)과 중첩된다.In this case, the scan line 40 overlaps the semiconductor layer 20 in the first overlapping region OA1.

그리고, 스캔 라인(40) 위에는 층간 절연막(50)이 형성되고, 층간 절연막(50) 위에는 반도체층(20)의 소스 영역에 전기적으로 연결되는 소스 전극(60)과 드레인 영역에 전기적으로 연결되는 드레인 전극(70)이 형성된다.An interlayer insulating film 50 is formed on the scan line 40, and a drain electrically connected to the source electrode 60 and the drain region electrically connected to the source region of the semiconductor layer 20 on the interlayer insulating film 50. The electrode 70 is formed.

이때, 상기 드레인 전극(70)은 제2 중첩 영역(도 4의 OA2 참조)에서 상기 반도체층(20) 및 스캔 라인(40)과 중첩된다.In this case, the drain electrode 70 overlaps the semiconductor layer 20 and the scan line 40 in the second overlapping region (see OA2 in FIG. 4).

그런데, 상기한 드레인 전극(70)은 하부의 스캔 라인(40)과 전기적으로 연결되어야 한다.However, the drain electrode 70 should be electrically connected to the scan line 40 below.

따라서, 드레인 전극(70)과 스캔 라인(40)을 전기적으로 연결하기 위한 제1 콘택(C1)을 형성해야 하는데, 본 발명의 실시예에서는 제2 중첩 영역(도 4의 OA2 참조)에 배치되는 드레인 전극(70) 및 스캔 라인(40)의 최소 선폭(도 4의 W 참조)과 상기 제1 콘택(C1)의 직경(도 4의 D 참조)을 비교하여 제1 콘택(C1)의 위치를 조절한다.Therefore, the first contact C1 for electrically connecting the drain electrode 70 and the scan line 40 should be formed. In an embodiment of the present invention, the first contact C1 is disposed in the second overlapping region (see OA2 in FIG. 4). The position of the first contact C1 is determined by comparing the minimum line width (see W in FIG. 4) of the drain electrode 70 and the scan line 40 with the diameter of the first contact C1 (see D in FIG. 4). Adjust

보다 구체적으로, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 먼저 형성하고자 하는 제1 콘택(C1)의 직경(도 4의 D 참조) 및 설정 여유 공간(도 4의 2G 참조)을 합한 크기와 상기 최소 선폭(도 4의 W 참조)을 비교한다.More specifically, the method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention includes a size obtained by adding the diameter of the first contact C1 (refer to FIG. 4D) and the set clearance space (see 2G of FIG. 4) to be formed first. And the minimum linewidth (see W in FIG. 4).

여기에서, 상기 설정 여유 공간(도 4의 2G 참조)은 콘택 형성 공정에서의 공정 마진을 고려하여 8㎛ 이하, 특히 3㎛ 이하로 설정하는 것이 바람직하다.Here, it is preferable that the set clearance space (refer to 2G in FIG. 4) be set to 8 µm or less, particularly 3 µm or less, in consideration of the process margin in the contact forming process.

즉, 제2 중첩 영역(도 4의 OA2 참조)에 제1 콘택(C1)을 형성하고자 할 때, 제2 중첩 영역(도 4의 OA2 참조)에서의 최소 선폭(도 4의 W 참조)이 콘택 직경(도 4의 D 참조) 및 설정 여유 공간(도 4의 2G 참조) 이상인 경우에는 공정 마진을 고려하더라도 콘택 불량으로 인한 누설을 방지할 수 있다.That is, when the first contact C1 is to be formed in the second overlapped region (see OA2 in FIG. 4), the minimum line width (see W in FIG. 4) in the second overlapped region (see OA2 in FIG. 4) is the contact. If the diameter (see D of FIG. 4) and the set clearance (see 2G of FIG. 4) or more, leakage due to a contact failure can be prevented even if the process margin is considered.

그러나, 상기 제2 중첩 영역(도 4의 OA2 참조)에서의 최소 선폭(도 4의 W 참조)이 콘택 직경(도 4의 D 참조) 및 설정 여유 공간(도 4의 2G 참조) 미만인 경우에는 콘택 불량으로 인한 누설 발생의 우려가 있다.However, if the minimum line width (see W in FIG. 4) in the second overlapping region (see OA2 in FIG. 4) is less than the contact diameter (see D in FIG. 4) and the set clearance (see 2G in FIG. 4) There is a risk of leakage due to defects.

따라서, 이러한 경우에는 도 1에 도시한 바와 같이 상기 드레인 전극(70)이 제3 중첩 영역(OA3)에서 스캔 라인(40)과 중첩되도록 드레인 전극(70)의 형상을 변경하고, 상기 제3 중첩 영역(OA3)에 제1 콘택(C1)을 형성한다.Therefore, in this case, as shown in FIG. 1, the shape of the drain electrode 70 is changed such that the drain electrode 70 overlaps the scan line 40 in the third overlapping region OA3, and the third overlapping is performed. The first contact C1 is formed in the region OA3.

이러한 구성에 의하면, 콘택 불량으로 인한 누설을 방지할 수 있다.According to such a structure, the leakage by the contact failure can be prevented.

그리고, 소스 전극(60)은 반도체층(20)의 소스 영역과 콘택(C2)에 의해 전기적으로 연결하며, 드레인 전극(70)은 드레인 영역과 콘택(C3)에 의해 전기적으로 연결한다.The source electrode 60 is electrically connected to the source region of the semiconductor layer 20 by the contact C2, and the drain electrode 70 is electrically connected to the drain region and the contact C3.

이와 같이, 본 발명의 실시예는 유기 발광 표시장치에 구비되는 모든 반도체 장치의 드레인 전극(70)을 도 1에 도시한 형상으로 형성하는 것이 아니고, 제2 중첩 영역(OA2)의 최소 선폭(W)이 콘택 직경(D)과 설정 여유 공간(2G)을 합한 크기 미만인 경우에만 도 1에 도시한 형상으로 형성함으로써 드레인 전극(70)의 형상 변경으로 인한 개구율 감소를 최소화할 수 있는 이점이 있다.As described above, in the exemplary embodiment of the present invention, the drain electrodes 70 of all the semiconductor devices included in the organic light emitting diode display are not formed in the shape shown in FIG. 1, and the minimum line width W of the second overlapping region OA2 is not formed. ) Is formed in the shape shown in FIG. 1 only when the contact diameter D and the set clearance 2G are smaller than the combined size, thereby minimizing the reduction of the aperture ratio due to the shape change of the drain electrode 70.

이러한 구성의 반도체 장치는 유기 발광막을 사이에 두고 배치되는 제1 및 제2 전극에 전류를 인가함으로써 유기 발광 표시장치의 구동을 가능하게 한다.The semiconductor device having such a configuration enables driving of the organic light emitting diode display by applying current to the first and second electrodes disposed with the organic light emitting layer therebetween.

전술한 실시예에서는 세 개의 전도성 막이 적층되어 있는 구조를 개시하고 있지만, 그 이상의 전도성 막이 적층되어 있는 구조를 이용할 수 있음은 물론이고, 적층된 전도성 막의 형상 역시 개시된 구조에 한정되는 것은 아니다. Although the above embodiment discloses a structure in which three conductive films are stacked, a structure in which more conductive films are stacked may be used, and the shape of the stacked conductive films is not limited to the disclosed structure.

이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to the scope of the invention.

이상과 같이, 본 발명에 의하면 공정 마진을 고려하여 콘택 형성 위치를 적절하게 조절함으로써, 개구율 저감을 최소화 하면서도 콘택 불량으로 인한 누설을 효과적으로 제거할 수 있다.As described above, according to the present invention, by appropriately adjusting the contact formation position in consideration of the process margin, it is possible to effectively eliminate leakage due to poor contact while minimizing the reduction of the aperture ratio.

Claims (8)

기판상에 형성되는 제1 전도성 막;A first conductive film formed on the substrate; 제1 절연막을 사이에 두고 상기 제1 전도성 막의 상부에 형성되며, 제1 중첩 영역에서 상기 제1 전도성 막과 중첩하는 제2 전도성 막;A second conductive film formed over the first conductive film with a first insulating film interposed therebetween and overlapping the first conductive film in a first overlapping region; 제2 절연막을 사이에 두고 상기 제2 전도성 막의 상부에 형성되며, 제2 중첩 영역에서 상기 제1 및 제2 전도성 막과 중첩하는 제3 전도성 막; 및A third conductive film formed over the second conductive film with a second insulating film therebetween and overlapping the first and second conductive films in a second overlapping region; And 상기 제2 전도성 막과 제3 전도성 막을 전기적으로 연결하는 제1 콘택A first contact electrically connecting the second conductive film and the third conductive film 을 포함하며,Including; 상기 제1 콘택은 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상일 경우 상기 제2 중첩 영역에 형성되고, 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 미만인 경우 상기 제2 전도성 막과 제3 전도성 막이 중첩하는 제3 중첩 영역에 형성되는 반도체 장치.The first contact is formed in the second overlapping region when the minimum line widths of the second conductive layer and the third conductive layer disposed in the second overlapping region are equal to or larger than the sum of the diameter and the set clearance of the first contact. A third overlapping area where the second conductive film and the third conductive film overlap when the minimum line width of the second conductive film and the third conductive film disposed in the second overlapping area is less than the sum of the diameter of the first contact and the set clearance; The semiconductor device formed in the. 제 1항에 있어서,The method of claim 1, 상기 설정 여유 공간이 8㎛ 이하인 것을 특징으로 하는 반도체 장치.The said set clearance space is 8 micrometers or less, The semiconductor device characterized by the above-mentioned. 제 2항에 있어서,The method of claim 2, 상기 설정 여유 공간이 특히 3㎛ 이하인 것을 특징으로 하는 반도체 장치.The semiconductor device is characterized in that the set clearance is especially 3 µm or less. 제 3항에 있어서,The method of claim 3, wherein 상기 제1 전도성 막과 제2 전도성 막은 제2 콘택에 의해 전기적으로 연결되는 반도체 장치.And the first conductive film and the second conductive film are electrically connected by a second contact. 제 1항 내지 제 4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 내지 제3 전도성 막이 유기 발광 표시장치의 반도체층, 스캔 라인 및 드레인 전극으로 각각 이루어지는 반도체 장치.The semiconductor device of claim 1, wherein the first to third conductive layers each include a semiconductor layer, a scan line, and a drain electrode of the organic light emitting diode display. 제 5항에 있어서,The method of claim 5, 상기 제1 절연막은 게이트 절연막으로 이루어지고, 제2 절연막은 층간 절연막으로 이루어지는 반도체 장치.And the first insulating film is a gate insulating film, and the second insulating film is an interlayer insulating film. 제 1항 내지 제 4항 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로서,As a manufacturing method of the semiconductor device of any one of Claims 1-4, 상기 제2 중첩 영역에 배치되는 제2 전도성 막 및 제3 전도성의 최소 선폭이 형성하고자 하는 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인가를 판단하는 단계; 및Determining whether a minimum line width of a second conductive layer and a third conductive layer disposed in the second overlapping region is equal to or larger than a sum of a diameter and a set clearance of the first contact to be formed; And 상기 단계에서의 판단값이 "예"인 경우에는 상기 제1 콘택을 상기 제2 중첩 영역에 형성하고, 상기 판단값이 "아니오"인 경우에는 상기 제1 콘택을 상기 제3 중첩 영역에 형성하는 단계If the determination value in the step is "Yes", the first contact is formed in the second overlapping region, and if the determination value is "No", the first contact is formed in the third overlapping region. step 를 포함하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 6항에 기재된 반도체 장치의 제조 방법으로서,As the manufacturing method of the semiconductor device of Claim 6, 상기 제2 중첩 영역에 배치되는 스캔 라인 및 드레인 전극의 최소 선폭이 형성하고자 하는 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인가를 판단하는 단계; 및Determining whether a minimum line width of a scan line and a drain electrode disposed in the second overlapping region is equal to or larger than a sum of a diameter of the first contact to be formed and a set free space; And 상기 단계에서의 판단값이 "예"인 경우에는 상기 제1 콘택을 상기 제2 중첩 영역에 형성하고, 상기 판단값이 "아니오"인 경우에는 상기 제1 콘택을 상기 제3 중첩 영역에 형성하는 단계If the determination value in the step is "Yes", the first contact is formed in the second overlapping region, and if the determination value is "No", the first contact is formed in the third overlapping region. step 를 포함하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a.
KR1020060073578A 2006-08-04 2006-08-04 Semiconductor Device and the Manufacturing Method thereof KR100805151B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060073578A KR100805151B1 (en) 2006-08-04 2006-08-04 Semiconductor Device and the Manufacturing Method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060073578A KR100805151B1 (en) 2006-08-04 2006-08-04 Semiconductor Device and the Manufacturing Method thereof

Publications (2)

Publication Number Publication Date
KR20080012573A true KR20080012573A (en) 2008-02-12
KR100805151B1 KR100805151B1 (en) 2008-02-21

Family

ID=39340669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060073578A KR100805151B1 (en) 2006-08-04 2006-08-04 Semiconductor Device and the Manufacturing Method thereof

Country Status (1)

Country Link
KR (1) KR100805151B1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342432A (en) * 2003-05-15 2004-12-02 Nec Corp Organic el (electroluminescence) display device
KR100674028B1 (en) * 2003-09-03 2007-01-25 엘지전자 주식회사 Organic electroluminescent device comprising the contact area on the scan-connecting electrode
KR20060001377A (en) * 2004-06-30 2006-01-06 삼성에스디아이 주식회사 Oled with improved adhesion of pixel electrode in via hole

Also Published As

Publication number Publication date
KR100805151B1 (en) 2008-02-21

Similar Documents

Publication Publication Date Title
US11716877B2 (en) Organic light-emitting display device and method of manufacturing the same
US9647046B2 (en) Organic light emitting diode display having high aperture ratio and method for manufacturing the same
JP4206388B2 (en) Flat panel display device
KR100354638B1 (en) Electro luminescence display device
US6724149B2 (en) Emissive display device and electroluminescence display device with uniform luminance
KR100354640B1 (en) Electro luminescence display device
US7902753B2 (en) Organic electroluminescent display device and fabricating method thereof
KR102113616B1 (en) Organic light emitting display device and manufacturing method of the same
KR100740132B1 (en) Organic light emitting display
KR20040008322A (en) Dual Panel Type Organic Electroluminescent Device and Method for Fabricating the same
US20060290633A1 (en) Light emitting display and thin film transistor (TFT)
JP2006146205A (en) Flat panel display and its method of fabrication
JP2004200167A (en) Organic electroluminescent element and its manufacturing method
KR20110080905A (en) Organic light emitting diode display
KR20170124070A (en) Organic Light Emitting Display Device and Method for Manufacturing the Same
KR20070056304A (en) Organic light emitting display and method for fabricating thereof
KR20200009162A (en) Display device
EP3783651A1 (en) Display apparatus
US8564194B2 (en) Organic light emitting diode device and method for fabricating the same
US9966422B2 (en) Organic electro-luminescent display device having pixel including fin structure
KR20160053383A (en) Thin Film Transistor Array Substrate and Organic Light Emitting Diode Display Device Having The Same
KR20160084546A (en) Organic light emitting device and method for manufacturing the same
KR100805151B1 (en) Semiconductor Device and the Manufacturing Method thereof
KR102269099B1 (en) Thin film Transistor Substrate For Flat Panel Display And Method For Manufacturing The Same
KR101084244B1 (en) Display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130205

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee