KR20080005660A - Method of forming a via plug in a semiconductor device - Google Patents

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KR20080005660A
KR20080005660A KR1020060064258A KR20060064258A KR20080005660A KR 20080005660 A KR20080005660 A KR 20080005660A KR 1020060064258 A KR1020060064258 A KR 1020060064258A KR 20060064258 A KR20060064258 A KR 20060064258A KR 20080005660 A KR20080005660 A KR 20080005660A
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이현석
김락환
박인선
김준
김진홍
채민철
임현석
장경태
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삼성전자주식회사
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Abstract

A method for forming a via plug in a semiconductor device is provided to suppress shape transition of a via hole and form the via plug on a bottom metal wire from which a natural oxide film and a polymer are completely removed. A method for forming a via plug(122) in a semiconductor device includes the steps of: forming a bottom metal wire on a substrate(100); forming an interlayer insulating film(108) on the substrate and the bottom metal wire; forming a via hole for exposing the bottom metal wire by etching the interlayer insulating layer; removing a natural oxide film formed on the bottom metal wire exposed through the via hole by performing a plasma etching process using reaction gas containing nitrogen(N2), hydrogen(H2), and NF3; removing a polymer formed on a side wall of the via hole and the bottom metal wire by performing a sputter etching process using argon(Ar) gas; and forming the via plug on the bottom metal wire while filling the via hole.

Description

반도체 장치의 비아 플러그 형성 방법{METHOD OF FORMING A VIA PLUG IN A SEMICONDUCTOR DEVICE}A method of forming a via plug of a semiconductor device {METHOD OF FORMING A VIA PLUG IN A SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 종래 기술에 따른 반도체 장치의 비아 플러그 형성 방법을 설명하기 위한 개략적인 단면도들이다.1 to 5 are schematic cross-sectional views illustrating a method for forming a via plug of a semiconductor device according to the prior art.

도 6 및 도 7은 종래 기술에 따른 반도체 장치의 비아 플러그 형성 방법의 문제점을 설명하기 위한 개략적인 단면도들이다.6 and 7 are schematic cross-sectional views illustrating a problem of a method for forming a via plug of a semiconductor device according to the related art.

도 8은 본 발명의 바람직한 실시예들에 따른 반도체 장치의 비아 플러그 형성 방법에 있어서, 비아홀을 통해 노출된 하부 금속 배선 상에 형성된 자연 산화막을 제거하기 위하여 사용되는 플라즈마 에칭 장치를 설명하기 위한 개략적인 구성도이다.FIG. 8 is a schematic diagram illustrating a plasma etching apparatus used to remove a native oxide film formed on a lower metal wiring exposed through a via hole in a method of forming a via plug of a semiconductor device according to example embodiments of the inventive concept. It is a block diagram.

도 9 내지 도 15는 본 발명의 바람직한 실시예들에 따른 반도체 소자의 비아 플러그 형성 방법을 설명하기 위한 개략적인 단면도들이다.9 to 15 are schematic cross-sectional views illustrating a method for forming a via plug of a semiconductor device according to example embodiments of the inventive concept.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 하부 금속 배선100 semiconductor substrate 102 lower metal wiring

104 : 알루미늄막 106 : 티타늄질화막104: aluminum film 106: titanium nitride film

108 : 층간절연막 110 : 포토레지스트 패턴108: interlayer insulating film 110: photoresist pattern

112 : 비아홀 114 : 자연 산화막112: via hole 114: natural oxide film

116 : 폴리머 118 : 베리어 금속막116 polymer 118 barrier metal film

120 : 플러그 금속막 122 : 비아 플러그120: plug metal film 122: via plug

124 : 상부 금속 배선124: upper metal wiring

본 발명은 반도체 장치의 비아 플러그 형성 방법에 관한 것으로, 보다 상세하게는 낮은 전기 저항 값을 갖는 반도체 장치의 비아 플러그 형성 방법에 관한 것이다.The present invention relates to a method of forming a via plug of a semiconductor device, and more particularly, to a method of forming a via plug of a semiconductor device having a low electric resistance value.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 하부 금속 배선과 상부 금속 배선을 전기적으로 접속시키는 비아(via) 플러그를 형성하는 기술에 대한 요구도 엄격해지고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. Among the manufacturing techniques, the demand for a technique for forming a via plug for electrically connecting the lower metal wiring and the upper metal wiring is also becoming strict.

상기 비아 플러그는 하부 금속 배선과 상부 금속 배선 사이를 전기적으로 연결시키는 역할을 하기 때문에, 상기 비아 플러그의 저항 값은 반도체 장치의 스피드(speed)와 파워(power)에 지대한 영향을 줄 수 있다. 따라서 상기 비아 플러그의 저항 값은 반도체 소자의 제조 공정에서 특히 주요한 관리 대상이 되고 있다. Since the via plug serves to electrically connect the lower metal wiring and the upper metal wiring, the resistance value of the via plug may have a great influence on the speed and power of the semiconductor device. Therefore, the resistance value of the via plug is particularly important in the manufacturing process of the semiconductor device.

또한, 반도체 장치의 고집적화가 진행됨에 따라 금속 배선의 사이즈가 작아지고, 이에 따라 비아 플러그의 사이즈도 점점 감소하기 때문에 상기 비아 플러그를 형성하는 기술은 점점 어려워질 뿐만 아니라, 상기 비아 플러그 저항 값을 관리하는 것은 더욱 중요해지고 있다.In addition, as the integration of semiconductor devices increases, the size of the metal wirings decreases, and thus the size of the via plugs gradually decreases. As a result, the technology of forming the via plugs becomes more difficult and manages the via plug resistance values. It is becoming more important.

도 1 내지 도 5는 종래 기술에 따른 반도체 장치의 비아 플러그 형성 방법을 설명하기 위한 개략적인 단면도들이며, 도 6 및 도 7은 종래 기술에 따른 반도체 장치의 비아 플러그 형성 방법의 문제점을 설명하기 위한 개략적인 단면도들이다.1 through 5 are schematic cross-sectional views illustrating a method of forming a via plug of a semiconductor device according to the prior art, and FIGS. 6 and 7 are schematic views illustrating a problem of a method of forming a via plug in a semiconductor device according to the prior art. Cross-sectional views.

도 1을 참조하면, 반도체 기판(10) 상에 하부 금속 배선(12)을 형성한다. 여기서, 하부 금속 배선(12)은 알루미늄막(14)과 티타늄질화막(16)이 순차적으로 적층된 구조를 가진다.Referring to FIG. 1, a lower metal wiring 12 is formed on a semiconductor substrate 10. Here, the lower metal wiring 12 has a structure in which the aluminum film 14 and the titanium nitride film 16 are sequentially stacked.

이어서, 하부 금속 배선(12) 상에 층간 절연막(18)을 형성한 후, 층간 절연막(18) 상에 포토레지스트 패턴(20)을 형성한다. 포토레지스트 패턴(20)을 식각 마스크로 이용하여 층간 절연막(18)을 식각함으로써 하부 금속 배선(12)의 일부를 노출시키는 비아홀(22)을 형성한다.Subsequently, after forming the interlayer insulating film 18 on the lower metal wiring 12, the photoresist pattern 20 is formed on the interlayer insulating film 18. By using the photoresist pattern 20 as an etching mask, the interlayer insulating layer 18 is etched to form a via hole 22 exposing a part of the lower metal wiring 12.

도 2를 참조하면, 포토레지스트 패턴(20)을 통상의 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정에 의해 제거한다. 이 때, 비아홀(22)을 통해 노출된 하부 금속 배선(12)의 표면에 자연 산화막(native oxide)(20)이 생성된다. 이러한 자연 산화막(20)이 하부 금속 배선(12)으로부터 제거되지 않을 경우, 자연 산화막(20)은 하부 금속 배선(12)에 접촉되는 비아 플러그(28)(도 5 참조)의 전기 저항 값을 상승시키는 원인으로 작용한다.Referring to FIG. 2, the photoresist pattern 20 is removed by conventional ashing and / or stripping processes. At this time, a native oxide 20 is formed on the surface of the lower metal wire 12 exposed through the via hole 22. When such a native oxide film 20 is not removed from the lower metal wire 12, the native oxide film 20 increases the electric resistance value of the via plug 28 (see FIG. 5) in contact with the lower metal wire 12. It acts as a cause.

도 3을 참조하면, 세정 공정을 수행하여 하부 금속 배선(12)으로부터 자연 산화막(20)을 제거한다. 상기 세정 공정으로는 불화수소(HF)를 포함하는 에천트(etchant)를 사용하는 습식 세정 공정 또는 아르곤 가스(Ar)를 이용한 스퍼터 에칭인 건식 세정 공정을 주로 사용한다. 이에 따라, 자연 산화막(20)이 금속 하부 배선(12)으로부터 제거된다.Referring to FIG. 3, the native oxide film 20 is removed from the lower metal wire 12 by performing a cleaning process. As the cleaning process, a wet cleaning process using an etchant containing hydrogen fluoride (HF) or a dry cleaning process such as sputter etching using argon gas (Ar) is mainly used. As a result, the natural oxide film 20 is removed from the metal lower wiring 12.

도 4를 참조하면, 금속 하부 배선(12), 비아홀(22)의 측벽 및 층간 절연막(18) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정을 이용하여 베리어(barrier) 금속막(24)을 형성한다.Referring to FIG. 4, a barrier metal film 24 is formed on the metal lower wiring 12, the sidewalls of the via holes 22, and the interlayer insulating film 18 by using a chemical vapor deposition (CVD) process. To form.

베리어 금속막(24) 상에 텅스텐(W) 등의 고융점을 갖는 금속으로 이루어진 플러그 금속막(26)을 스퍼터링(sputtering) 공정을 통해 형성한다.A plug metal film 26 made of a metal having a high melting point such as tungsten (W) is formed on the barrier metal film 24 through a sputtering process.

도 5를 참조하면, 플러그 금속막(26) 및 베리어 금속막(24)을 화학 기계적 연마(CMP) 공정을 이용하여 연마함으로써, 비아홀(22) 내에 비아 플러그(28)를 형성한다. 비아 플러그(28)는, 금속 하부 배선(12) 및 비아홀(22)의 측벽 상에 순차적으로 형성된 베리어 금속막(24) 및 플러그 금속막(26)을 포함한다.Referring to FIG. 5, via plug 28 is formed in via hole 22 by polishing plug metal layer 26 and barrier metal layer 24 using a chemical mechanical polishing (CMP) process. The via plug 28 includes a barrier metal film 24 and a plug metal film 26 sequentially formed on the sidewalls of the metal lower wiring 12 and the via hole 22.

상술한 종래 기술에 따른 비아 플러그 형성 방법에 있어서, 자연 산화막(20)을 제거하기 위하여 불화수소(HF)를 포함하는 에천트(etchant)를 사용하는 세정 공정은 반도체 장치의 제조 비용이 적다는 장점이 있다.In the above-described method of forming a via plug according to the related art, a cleaning process using an etchant including hydrogen fluoride (HF) to remove the native oxide film 20 has an advantage of low manufacturing cost of a semiconductor device. There is this.

한편, 아르곤(Ar) 가스를 사용하는 스퍼터 에칭인 건식 세정 공정은 비아홀(22)의 어스펙트 비(aspect ratio)가 높아짐에 따라 적용되는 경우가 많아지고 있다.On the other hand, the dry cleaning process, which is a sputter etching using argon (Ar) gas, is often applied as the aspect ratio of the via hole 22 increases.

그러나, 금속 하부 배선(12)으로부터 자연 산화막(20)을 제거하기 위하여 습식 세정 방법을 사용할 경우, 도 6에 나타낸 바와 같이 자연 산화막(20)이 제거되는 동안 비아홀(22)의 상부 및 저부를 구성하는 층간 절연막(18) 보다 비아홀(22)의 중앙부(A)를 이루는 층간 절연막(18)이 쉽게 에칭된다. 즉, 비아홀(22)의 중앙부(A)가 상부 및 저부에 비하여 넓은 폭으로 형성되어 비아홀(22)이 전체적으로 배럴(barrel) 형상을 가지게 된다. 이에 따라, 배럴 형상의 비아홀(22) 내에 형성되는 텅스텐(W)과 같은 고융점 금속으로 이루어진 비아 플러그가 양호한 스텝 커버리지를 갖게 어렵게 된다.However, when the wet cleaning method is used to remove the native oxide film 20 from the metal lower wiring 12, as shown in FIG. 6, the top and bottom portions of the via hole 22 are formed while the native oxide film 20 is removed. The interlayer insulating film 18 forming the center portion A of the via hole 22 is more easily etched than the interlayer insulating film 18. That is, the central portion A of the via hole 22 is formed to have a wider width than the upper portion and the lower portion so that the via hole 22 has a barrel shape as a whole. As a result, the via plug made of a high melting point metal such as tungsten (W) formed in the barrel-shaped via hole 22 becomes difficult to have good step coverage.

한편, 건식 세정 공정을 이용하여 자연 산화막(20)을 제거할 경우에도, 도 7에 도시한 바와 같이 아르곤 가스에 의하여 스퍼터 에칭된 층간 절연막(18)의 부산물이 비아홀(22)의 입구에 재증착됨으로써, 비아홀(22)의 입구의 폭(B)이 감소되는 문제점을 야기시킨다. 이에 따라, 비아홀(22) 내에 형성되는 텅스텐과 같은 고융점 금속으로 이루어진 비아 플러그가 양호한 스텝 커버리지를 갖기 어렵게 된다. On the other hand, even when the natural oxide film 20 is removed using a dry cleaning process, by-products of the interlayer insulating film 18 sputter-etched with argon gas as shown in FIG. 7 are redeposited at the inlet of the via hole 22. This causes the problem that the width B of the inlet of the via hole 22 is reduced. As a result, the via plug made of a high melting point metal such as tungsten formed in the via hole 22 becomes difficult to have good step coverage.

상기 비아 플러그의 스텝 커버리지가 불량할 경우, 상기 비아 플러그 내에 보이드(void)와 같은 불량이 발생된다. 이러한 보이드는 후속하여 형성되는 상부 금속 배선(도시하지 않음)과 하부 금속 배선(12) 사이의 전기 저항 값을 상승시키는 원인이 된다.When the step coverage of the via plug is poor, defects such as voids occur in the via plug. These voids cause an increase in the electrical resistance value between the subsequently formed upper metal wiring (not shown) and the lower metal wiring 12.

따라서, 본 발명의 목적은 낮은 전기 저항 값을 갖는 반도체 장치의 비아 플러그 형성 방법을 제공하는 것이다.It is therefore an object of the present invention to provide a method for forming a via plug of a semiconductor device having a low electrical resistance value.

상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 반도체 장치의 비아 플러그 형성 방법에 있어서, 기판 상에 하부 금속 배선을 형성한 후, 상기 기판 및 상기 하부 금속 배선 상에 층간 절연막을 형성한다. 이어서, 상기 층간 절연막을 식각하여 상기 하부 금속 배선을 노출시키는 비아홀을 형성한 다음, 질소(N2), 수소(H2) 및 3불화질소(NF3)를 포함하는 반응 가스를 사용하는 플라즈마 에칭(plasma etching) 공정을 수행하여 상기 비아홀을 통해 노출된 하부 금속 배선 상에 형성된 자연 산화막을 제거한다. 계속하여, 아르곤(Ar) 가스를 사용하는 스퍼터 에칭(sputter etching) 공정을 수행하여 상기 비아홀의 측벽 및 상기 하부 금속 배선 상에 형성된 폴리머를 제거한다. 다음에, 상기 비아홀을 채우면서 상기 하부 금속 배선 상에 비아 플러그를 형성한다.In order to achieve the above object of the present invention, in the method for forming a via plug of a semiconductor device according to the preferred embodiments of the present invention, after forming a lower metal wiring on a substrate, and then on the substrate and the lower metal wiring An interlayer insulating film is formed. Subsequently, the interlayer insulating layer is etched to form a via hole exposing the lower metal wiring, and then plasma etching using a reaction gas containing nitrogen (N 2), hydrogen (H 2), and nitrogen trifluoride (NF 3). ) To remove the native oxide film formed on the lower metal wires exposed through the via holes. Subsequently, a sputter etching process using argon (Ar) gas may be performed to remove the polymer formed on the sidewall of the via hole and the lower metal wiring. Next, a via plug is formed on the lower metal wiring while filling the via hole.

본 발명의 일 실시예에 있어서, 상기 폴리머는 티타늄 질화물을 포함하며, 상기 스퍼터 에칭 공정은 파워를 350±10Watt로 유지하면서, 베어 웨이퍼 상에 성장된 열산화막이 100±10Å 식각되는 시간 동안 수행된다.In one embodiment of the present invention, the polymer comprises titanium nitride, and the sputter etching process is performed during the time that the thermal oxide film grown on the bare wafer is etched 100 ± 10Å while maintaining the power at 350 ± 10 Watts. .

본 발명의 일 실시예에 따르면, 상기 하부 금속 배선은 알루미늄막 및 티타늄질화막을 포함한다. According to an embodiment of the present invention, the lower metal wire includes an aluminum film and a titanium nitride film.

본 발명의 바람직한 실시예들에 따른 상기 비아 플러그를 형성하는 단계에 있어서, 상기 하부 금속 배선, 상기 비아홀의 측벽 및 상기 층간 절연막 상에 베리어 금속막을 형성한 다음, 상기 베리어 금속막 상에 상기 비아홀을 매립하는 플러그 금속막을 형성한다. 계속하여, 상기 층간 절연막이 노출될 때까지 상기 플러그 금속막 및 상기 베리어 금속막을 연마한다. 예를 들면, 상기 베리어 금속막은 티타늄막 및 티타늄질화막을 포함하며, 상기 플러그 금속막은 텅스텐막을 포함한다.In the forming of the via plug according to the preferred embodiment of the present invention, a barrier metal film is formed on the lower metal wiring, sidewalls of the via hole, and the interlayer insulating film, and then the via hole is formed on the barrier metal film. A plug metal film to be embedded is formed. Subsequently, the plug metal film and the barrier metal film are polished until the interlayer insulating film is exposed. For example, the barrier metal film includes a titanium film and a titanium nitride film, and the plug metal film includes a tungsten film.

본 발명에 의하면, 비아홀을 통해 노출되는 하부 금속 배선의 표면에 형성된 자연 산화막을 질소(N2), 수소(H2) 및 3불화질소(NF3)를 포함하는 반응 가스를 사용하는 플라즈마 에칭 공정으로 제거한 다음, 상기 플라즈마 에칭 공정 동안 생성된 티타늄 불화물(TiFx) 을 포함하는 폴리머를 아르곤 가스를 사용하는 스퍼터 에칭 공정으로 제거한다. 이에 따라, 비아홀의 형상 변화를 억제할 수 있고, 상기 자연 산화막 및 폴리머가 완전히 제거된 하부 금속 배선 상에 비아 플러그를 형성할 수 있다. 그 결과, 낮은 전기 저항 값을 갖는 비아 플러그를 수득할 수 있다.According to the present invention, the natural oxide film formed on the surface of the lower metal wiring exposed through the via hole is removed by a plasma etching process using a reaction gas containing nitrogen (N 2), hydrogen (H 2) and nitrogen trifluoride (NF 3). The polymer including titanium fluoride (TiFx) generated during the plasma etching process is removed by a sputter etching process using argon gas. Accordingly, the shape change of the via hole can be suppressed, and the via plug can be formed on the lower metal wiring from which the natural oxide film and the polymer are completely removed. As a result, a via plug having a low electric resistance value can be obtained.

이하, 본 발명의 바람직한 실시예들에 따른 반도체 장치의 비아 플러그 형성방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 배선 또는 홀의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 배선, 또는 홀이 기판, 각 층(막), 플러그 또는 배선 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막) 또는 배선이 직접 기판, 각 층(막), 배선 또는 플러그 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막) 또는 다른 배선이 추가적으로 형성될 수 있다.Hereinafter, a method for forming a via plug of a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention is not limited to the following embodiments, and those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrate, layer (film), wiring or hole are shown to be larger than the actual for clarity of the invention. In the present invention, each layer (film), wiring, or hole is referred to as being formed on a substrate, each layer (film), plug or wiring "on", "upper" or "lower", each layer. (Membrane) or wiring is directly formed on or below the substrate, each layer (film), wiring or plug, or another layer (film) or other wiring may be additionally formed.

도 8은 본 발명의 바람직한 실시예들에 따른 반도체 장치의 비아 플러그 형 성 방법에 있어서, 비아홀을 통해 노출된 하부 금속 배선 상에 생성된 자연 산화막을 제거하기 위하여 사용되는 플라즈마 에칭 장치를 설명하기 위한 개략적인 구성도이다.FIG. 8 is a view illustrating a plasma etching apparatus used to remove a native oxide film formed on a lower metal wiring exposed through a via hole in a method of forming a via plug of a semiconductor device according to example embodiments of the inventive concept. It is a schematic block diagram.

도 8을 참조하면, 플라즈마 에칭 장치(50)는, 알루미늄 챔버(aluminum chamber)(52), 석영 튜브(quartz tube)(54), 기판 지지대(support pin)(56) 및 가열 램프(heating lamp)(58)를 포함한다.Referring to FIG. 8, the plasma etching apparatus 50 includes an aluminum chamber 52, a quartz tube 54, a substrate support pin 56, and a heating lamp. (58).

알루미늄 챔버(52)는 진공 펌프(vacuum pump)를 통해 그 내부가 진공 상태로 유지된다. 석영 튜브(54)는 알루미늄 챔버(52) 내에 위치하며, 하부 덮개(54a) 및 상부 덮개(54b)를 포함한다. 기판 지지대(56)는 석영 튜브(54) 내에 부착되어 있고, 기판 지지대(56) 상에 웨이퍼(W)가 놓이게 된다. 또한, 가열 램프(heating lamp)(58)는 하부 덮개(54a)의 후방에 위치한다.The aluminum chamber 52 is maintained in a vacuum state through a vacuum pump. The quartz tube 54 is located in the aluminum chamber 52 and includes a lower cover 54a and an upper cover 54b. The substrate support 56 is attached within the quartz tube 54 and the wafer W is placed on the substrate support 56. In addition, a heating lamp 58 is located behind the lower lid 54a.

플라즈마 에칭 장치(50)는 석영 튜브(54)와 연결되는 석영 방전관(62) 및 플라즈마 발생 부재(64)를 더 포함한다. 플라즈마 발생 부재(64)는 마이크로파(microwave) 입력 라인(65)으로부터 마이크로파를 입력 받아 석영 튜브(54)를 통해 유입되는 가스를 플라즈마 상태로 여기시킨다.The plasma etching apparatus 50 further includes a quartz discharge tube 62 and a plasma generating member 64 connected to the quartz tube 54. The plasma generating member 64 receives the microwaves from the microwave input line 65 and excites the gas flowing through the quartz tube 54 into the plasma state.

도 9 내지 도 15는 본 발명의 바람직한 실시예들에 따른 반도체 장치의 비아 플러그 형성 방법을 설명하기 위한 개략적인 단면도들이다.9 to 15 are schematic cross-sectional views illustrating a method for forming a via plug of a semiconductor device according to example embodiments of the inventive concept.

도 9를 참조하면, 반도체 기판(100) 상에 하부 금속 배선(102)을 형성한다. 여기서, 하부 금속 배선(102)은 알루미늄막(104)과 티타늄질화막(106)이 순차적으로 적층된 구조를 가진다. 9, a lower metal wiring 102 is formed on a semiconductor substrate 100. Here, the lower metal wire 102 has a structure in which the aluminum film 104 and the titanium nitride film 106 are sequentially stacked.

하부 금속 배선(102) 상에 층간 절연막(108)을 형성한 후, 층간 절연막(108) 상에 포토레지스트 패턴(110)을 형성한다. 포토레지스트 패턴(110)을 식각 마스크로 이용하여 층간 절연막(108)을 식각함으로써 하부 금속 배선(102)을 부분적으로 노출시키는 비아홀(112)을 형성한다.After the interlayer insulating film 108 is formed on the lower metal wiring 102, the photoresist pattern 110 is formed on the interlayer insulating film 108. By using the photoresist pattern 110 as an etching mask, the interlayer insulating layer 108 is etched to form a via hole 112 partially exposing the lower metal interconnection 102.

도 10을 참조하면, 애싱 공정 및/또는 스트리핑 공정을 이용하여 층간절연막(108)으로부터 포토레지스트 패턴(110)을 제거한다. 이 때, 비아홀(112)을 통해 노출된 하부 금속 배선(102)의 표면에 자연 산화막(114)이 형성된다. 이러한 자연 산화막(114)이 하부 금속 배선(102)으로부터 제거되지 않을 경우, 자연 산화막(114)은 후속하여 비아홀(112)에 형성되는 비아 플러그(122)(도 14참조)의 전기 저항 값을 상승시키는 원인으로 작용한다.Referring to FIG. 10, the photoresist pattern 110 is removed from the interlayer insulating film 108 using an ashing process and / or a stripping process. At this time, the native oxide film 114 is formed on the surface of the lower metal wire 102 exposed through the via hole 112. If the natural oxide film 114 is not removed from the lower metal wiring 102, the natural oxide film 114 subsequently increases the electric resistance value of the via plug 122 (see FIG. 14) formed in the via hole 112. It acts as a cause.

도 11을 참조하면, 자연 산화막(114)을 제거하기 위하여 전처리 공정을 수행한다. 상기 전처리 공정은 질소(N2), 수소(H2) 및 3불화질소(NF3)를 포함하는 반응 가스를 이용한 플라즈마 에칭 공정을 포함한다. 이 경우, 상기 플라즈마 에칭 공정은 도 8에 도시된 플라즈마 에칭 장치(50)를 사용하여 수행된다. 이와 같은 전처리 공정을 수행함으로써, 비아홀(112)을 통해 노출된 하부 금속 배선(102) 표면에 형성된 자연 산화막(114)을 제거한다.Referring to FIG. 11, a pretreatment process is performed to remove the native oxide film 114. The pretreatment process includes a plasma etching process using a reaction gas containing nitrogen (N 2), hydrogen (H 2) and nitrogen trifluoride (NF 3). In this case, the plasma etching process is performed using the plasma etching apparatus 50 shown in FIG. By performing such a pretreatment process, the natural oxide film 114 formed on the surface of the lower metal wire 102 exposed through the via hole 112 is removed.

구체적으로, 비아홀(112)이 형성된 반도체 기판(100)을 플라즈마 에칭 장치(50)의 기판 지지대(56) 상에 로딩시킨다. 알루미늄 챔버(52)를 진공 상태로 만든 후, 석영 방전관(62)을 통해 질소 가스, 수소 가스 및 아르곤(Ar) 가스를 플라즈마 발생 부재(64)로 유입시킨다. 마이크로파 입력 라인(55)을 통해 마이크로파가 전달되어 플라즈마 발생 부재(64) 내의 상기 질소 가스 및 수소 가스가 플라즈마 상태로 여기되고, 이러한 플라즈마 상태의 질소 및 수소가 알루미늄 챔버(52) 내로 유입된다. 또한, 알루미늄 챔버(52) 입구에 연결된 가스 입구(gas inlet)를 통해 3불화질소 가스가 동시에 유입된다. 예를 들어, 상기 질소 가스의 유량은 약 1800sccm 정도이고, 상기 수소 가스의 유량은 약 30sccm 정도이며, 상기 3불화질소 가스의 유량은 약 90sccm 정도인 것이 바람직하다.Specifically, the semiconductor substrate 100 on which the via holes 112 are formed is loaded on the substrate support 56 of the plasma etching apparatus 50. After the aluminum chamber 52 is vacuumed, nitrogen gas, hydrogen gas, and argon (Ar) gas are introduced into the plasma generating member 64 through the quartz discharge tube 62. Microwaves are transmitted through the microwave input line 55 to excite the nitrogen gas and hydrogen gas in the plasma generating member 64 into the plasma state, and nitrogen and hydrogen in the plasma state are introduced into the aluminum chamber 52. In addition, nitrogen trifluoride gas is simultaneously introduced through a gas inlet connected to the inlet of the aluminum chamber 52. For example, the flow rate of the nitrogen gas is about 1800 sccm, the flow rate of the hydrogen gas is about 30 sccm, and the flow rate of the nitrogen trifluoride gas is about 90 sccm.

상기 질소 및 수소 플라즈마와 상기 3불화질소 가스에 의해 비아홀(112)을 통해 노출된 하부 금속 배선(102) 표면에 형성된 자연 산화막(114)이 제거된다.The native oxide film 114 formed on the surface of the lower metal interconnection 102 exposed through the via hole 112 by the nitrogen and hydrogen plasma and the nitrogen trifluoride gas is removed.

자연 산화막(114)은 두께가 수 nm정도의 박막이기 때문에, 자연 산화막(114)의 제거 여부를 판정하는 것은 가능하지만, 자연 산화막(114)이 식각되는 속도를 측정하기는 실질적으로 어렵다. 예를 들어, 푸리에 변환 적외선 분광법(Fourier Transform InfraRed spectroscopy; FT-IR)에 의한 분석으로부터 일반적으로 자연 산화막의 품질은 화학 기상 증착 공정으로 형성된 실리콘 산화막의 품질보다는 열산화 공정으로 형성된 열산화막의 품질에 근접하는 것으로 알려져 있다. 이러한 열산화 공정을 통해 형성된 열산화막의 식각량은 막 두께 측정기를 사용하여 측정할 수 있다. 보다 상세하게는, 열산화막의 식각량을 측정하고, 식각 시간에 식각량을 대응시킨다. 이 결과를 이용하여 소정의 식각 시간 동안의 열산화막의 식각량양과 자연 산화막의 식각량이 실질적으로 등가인 것으로 간주하여, 자연 산화막의 식각량을 열산화막의 식각량으로 환산한다.Since the natural oxide film 114 is a thin film having a thickness of about several nm, it is possible to determine whether the natural oxide film 114 is removed, but it is substantially difficult to measure the rate at which the natural oxide film 114 is etched. For example, from the analysis by Fourier Transform InfraRed spectroscopy (FT-IR), the quality of a natural oxide film generally depends on the quality of a thermal oxide film formed by a thermal oxidation process rather than the quality of a silicon oxide film formed by a chemical vapor deposition process. It is known to approach. The etching amount of the thermal oxide film formed through the thermal oxidation process may be measured using a film thickness meter. In more detail, the etching amount of the thermal oxide film is measured, and the etching amount corresponds to the etching time. Using this result, the amount of etching of the thermal oxide film and the amount of etching of the natural oxide film during the predetermined etching time are regarded as substantially equivalent, and the amount of etching of the natural oxide film is converted into the amount of etching of the thermal oxide film.

그러나, 플라즈마 에칭 장치(50)를 이용하여 하부 금속 배선(102)으로부터 자연 산화막(114)을 제거하는 동안, 비아홀(112)의 측벽을 구성하는 층간 절연막(108)과 하부 금속 배선(102) 상에 티타늄 불화물(TiFx)을 포함하는 폴리머(116)가 생성된다.However, while the natural oxide film 114 is removed from the lower metal interconnection 102 using the plasma etching apparatus 50, the interlayer insulating film 108 and the lower metal interconnection 102 forming the sidewalls of the via hole 112 are formed. Is produced a polymer 116 comprising titanium fluoride (TiFx).

이와 같은 폴리머(116)는 질소, 수소 및 3불화질소를 포함하는 반응 가스를 이용하여 자연 산화막(114)을 식각하는 동안 발생되는 식각 부산물 중의 하나이다. 상기 식각 부산물은 진공 펌프(도 8 참조)를 이용하여 의하여 배출되는데, 이 경우 상기 티타늄 불화물을 포함하는 폴리머(116)는 배출되지 못하고, 비아홀(112)의 측벽 및 하부 금속 배선(102) 표면 상에 잔류하게 된다. 이러한 폴리머(116)가 제거되지 않을 경우, 후속하여 하부 금속 배선(102) 상에 형성되는 비아 플러그(122_의 전기 저항 값을 상승시키는 원인으로 작용한다.The polymer 116 is one of etching by-products generated during the etching of the native oxide film 114 using a reaction gas containing nitrogen, hydrogen, and nitrogen trifluoride. The etch byproduct is discharged by using a vacuum pump (see FIG. 8), in which case the polymer 116 including the titanium fluoride is not discharged, and the sidewall of the via hole 112 and the surface of the lower metal wiring 102 are exposed. Will remain. If the polymer 116 is not removed, the polymer 116 is subsequently caused to increase the electric resistance value of the via plug 122_ formed on the lower metal wiring 102.

도 12를 참조하면, 아르곤(Ar) 가스를 이용한 스퍼터 에칭(sputter etching)공정을 수행하여 비아홀(112)의 측벽 및 하부 금속 배선(102) 상에 생성된 티타늄 불화물을 포함하는 폴리머(116)를 제거한다.Referring to FIG. 12, a polymer 116 including titanium fluoride formed on the sidewall of the via hole 112 and the lower metal interconnection 102 by performing a sputter etching process using argon (Ar) gas. Remove

상기 스퍼터 에칭 공정은 스터퍼 에칭 장비(도시하지 않음)를 이용하여 수행된다. 예를 들면, 상기 스퍼터 에칭 공정은 파워를 약 350±10Watt 정도로 유지하면서, 베어 웨이퍼 상에 성장시킨 열산화막이 대략 100±10Å 정도로 식각되는 시간 동안 수행된다.The sputter etching process is performed using a stuffer etching equipment (not shown). For example, the sputter etching process is performed during the time that the thermal oxide film grown on the bare wafer is etched to about 100 ± 10 kW while maintaining the power at about 350 ± 10 Watts.

도 13을 참조하면, 하부 금속 배선(102), 비아홀(112)의 측벽 및 층간 절연막(108) 상에 화학 기상 증착(CVD) 공정을 통해 베리어 금속막(118)을 형성한다. 여기서, 베리어 금속막(118)은 티타늄막과 티타늄질화막이 순차적으로 적층된 구조 를 가지는 것이 바람직하다.Referring to FIG. 13, the barrier metal layer 118 is formed on the lower metal interconnection 102, the sidewalls of the via holes 112, and the interlayer insulating layer 108 through a chemical vapor deposition (CVD) process. Here, the barrier metal film 118 preferably has a structure in which a titanium film and a titanium nitride film are sequentially stacked.

비아홀(112)을 충분하게 매립하면서 베리어 금속막(118) 상에 텅스텐 등의 고융점 금속을 사용하여 플러그 금속막(120)을 형성한다. 예를 들면, 플러그 금속막(120)은 스퍼터링(sputtering) 공정을 이용하여 형성된다.The plug metal film 120 is formed on the barrier metal film 118 using a high melting point metal such as tungsten while filling the via hole 112 sufficiently. For example, the plug metal film 120 is formed using a sputtering process.

도 14를 참조하면, 층간 절연막(108)이 노출될 때까지 플러그 금속막(120) 및 베리어 금속막(118)을 화학 기계적 연마(CMP) 공정을 이용하여 연마한다. 이에 따라, 비아홀(112)을 채우면서 하부 금속 배선(102) 상에 비아 플러그(122)가 형성된다. 비아 플러그(122)는 베리어 금속막(118) 및 플러그 금속막(120)을 포함한다.Referring to FIG. 14, the plug metal film 120 and the barrier metal film 118 are polished using a chemical mechanical polishing (CMP) process until the interlayer insulating film 108 is exposed. Accordingly, the via plug 122 is formed on the lower metal wiring 102 while filling the via hole 112. The via plug 122 includes a barrier metal film 118 and a plug metal film 120.

도 15를 참조하면, 비아 플러그(122) 및 층간 절연막(108) 상에 알루미늄 또는 알루미늄 합금으로 이루어지는 배선 금속막을 형성한 후, 상기 배선 금속막 상에 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하여 배선 금속막을 부분적으로 식각하여 상부 금속 배선(124)을 형성한다. 따라서 비아 플러그(122)는 하부 금속 배선(102)과 상부 금속 배선(124)을 전기적으로 연결한다.Referring to FIG. 15, a wiring metal film made of aluminum or an aluminum alloy is formed on the via plug 122 and the interlayer insulating film 108, and then a photoresist pattern (not shown) is formed on the wiring metal film. The upper metal line 124 is formed by partially etching the wiring metal layer using the photoresist pattern as an etching mask. Therefore, the via plug 122 electrically connects the lower metal wiring 102 and the upper metal wiring 124.

상술한 바와 같이 본 발명에 의하면, 비아홀을 통해 노출되는 하부 금속 배선의 표면에 형성된 자연 산화막을 질소(N2), 수소(H2) 및 3불화질소(NF3)를 포함하는 반응 가스를 사용하는 플라즈마 에칭 공정으로 제거한 다음, 상기 플라즈마 에칭 공정 동안 생성된 티타늄 불화물(TiFx) 을 포함하는 폴리머를 아르곤 가스를 사용하는 스퍼터 에칭 공정으로 제거한다. 이에 따라, 비아홀의 형상 변화를 억제 할 수 있고, 상기 자연 산화막 및 폴리머가 완전히 제거된 하부 금속 배선 상에 비아 플러그를 형성할 수 있다. 그 결과, 낮은 전기 저항 값을 갖는 비아 플러그를 수득할 수 있다. As described above, according to the present invention, plasma etching using a reactive gas containing nitrogen (N 2), hydrogen (H 2), and nitrogen trifluoride (NF 3) is performed on the natural oxide film formed on the surface of the lower metal wiring exposed through the via hole. After removal by the process, the polymer including titanium fluoride (TiFx) generated during the plasma etching process is removed by a sputter etching process using argon gas. Accordingly, the shape change of the via hole can be suppressed, and the via plug can be formed on the lower metal wiring from which the natural oxide film and the polymer are completely removed. As a result, a via plug having a low electric resistance value can be obtained.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, the present invention has been described with reference to the preferred embodiments of the present invention, but a person of ordinary skill in the art does not depart from the spirit and scope of the present invention as set forth in the claims below. It will be understood that various modifications and changes can be made.

Claims (7)

기판 상에 하부 금속 배선을 형성하는 단계;Forming a lower metal wiring on the substrate; 상기 기판 및 상기 하부 금속 배선 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the substrate and the lower metal wiring; 상기 층간 절연막을 식각하여 상기 하부 금속 배선을 노출시키는 비아홀을 형성하는 단계;Etching the interlayer insulating layer to form a via hole exposing the lower metal line; 질소(N2), 수소(H2) 및 3불화질소(NF3)를 포함하는 반응 가스를 사용하는 플라즈마 에칭(plasma etching) 공정을 수행하여 상기 비아홀을 통해 노출된 하부 금속 배선 상에 형성된 자연 산화막을 제거하는 단계; Perform a plasma etching process using a reaction gas containing nitrogen (N 2), hydrogen (H 2), and nitrogen trifluoride (NF 3) to remove the native oxide film formed on the lower metal wiring exposed through the via hole. Doing; 아르곤(Ar) 가스를 사용하는 스퍼터 에칭(sputter etching) 공정을 수행하여 상기 비아홀의 측벽 및 상기 하부 금속 배선 상에 형성된 폴리머를 제거하는 단계; 및Performing a sputter etching process using argon (Ar) gas to remove the polymer formed on the sidewall of the via hole and the lower metal wiring; And 상기 비아홀을 채우면서 상기 하부 금속 배선 상에 비아 플러그를 형성하는 단계를 포함하는 반도체 장치의 비아 플러그 형성 방법.Forming a via plug on the lower metal wiring while filling the via hole. 제1항에 있어서, 상기 폴리머는 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 비아 플러그 형성 방법.The method of claim 1, wherein the polymer comprises titanium nitride. 제2항에 있어서, 상기 스퍼터 에칭 공정은 파워를 350±10Watt로 유지하면서, 베어 웨이퍼 상에 성장된 열산화막이 100±10Å 식각되는 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 비아 플러그 형성 방법.The method of claim 2, wherein the sputter etching process is performed during a time period in which a thermal oxide film grown on a bare wafer is etched at 100 ± 10 Å while maintaining power at 350 ± 10 Watts. 제1항에 있어서, 상기 하부 금속 배선은 알루미늄막 및 티타늄질화막을 포함하는 것을 특징으로 하는 반도체 장치의 비아 플러그 형성 방법.The method of claim 1, wherein the lower metal wiring comprises an aluminum film and a titanium nitride film. 제1항에 있어서, 상기 비아 플러그를 형성하는 단계는,The method of claim 1, wherein forming the via plug comprises: 상기 하부 금속 배선, 상기 비아홀의 측벽 및 상기 층간 절연막 상에 베리어 금속막을 형성하는 단계;Forming a barrier metal film on the lower metal wires, sidewalls of the via holes, and the interlayer insulating film; 상기 베리어 금속막 상에 상기 비아홀을 매립하는 플러그 금속막을 형성하는 단계; 및Forming a plug metal film filling the via hole on the barrier metal film; And 상기 층간 절연막이 노출될 때까지 상기 플러그 금속막 및 상기 베리어 금속막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 비아 플러그 형성 방법.Polishing the plug metal film and the barrier metal film until the interlayer insulating film is exposed. 제5항에 있어서, 상기 베리어 금속막은 티타늄막 및 티타늄질화막을 포함하는 것을 특징으로 하는 반도체 장치의 비아 플러그 형성 방법.6. The method of claim 5, wherein the barrier metal film comprises a titanium film and a titanium nitride film. 제5항에 있어서, 상기 플러그 금속막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 장치의 비아 플러그 형성 방법.6. The method of claim 5, wherein the plug metal film comprises a tungsten film.
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