KR20080001158A - Sanos device and method of manufacturing the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000005983 Sano reaction Methods 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 238000003860 storage Methods 0.000 claims abstract description 24
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 23
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 230000000903 blocking effect Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000005121 nitriding Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 abstract description 22
- 239000010937 tungsten Substances 0.000 abstract description 22
- 230000014759 maintenance of location Effects 0.000 abstract description 12
- -1 tungsten nitride Chemical class 0.000 abstract description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 3
- 229910017109 AlON Inorganic materials 0.000 abstract 3
- 101710195802 Nitric oxide synthase oxygenase Proteins 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 32
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 17
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
Description
도 1은 종래기술에 따른 TANOS 소자의 구조를 도시한 도면.1 is a view showing the structure of a TANOS device according to the prior art.
도 2는 본 발명의 실시예에 따른 SANOS 소자의 구조를 도시한 도면.2 is a diagram illustrating a structure of a SANOS device according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 SANOS 소자의 제조 방법을 도시한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a SANOS device in accordance with an embodiment of the present invention.
도 4는 소거동작동안 게이트전극의 종류에 따른 전자주입 정도를 보여주는 도면.4 is a view showing the electron injection degree according to the type of the gate electrode during the erase operation.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 실리콘기판 22 : 터널산화막21
23 : 질화막 24 : 알루미늄산화막23
25 : 알루미늄산화질화막 26 : P+ 폴리실리콘25: aluminum oxynitride film 26: P + polysilicon
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 SANOS 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash memory devices, and more particularly to SANOS devices and manufacturing methods thereof.
50nm 이하 NAND 플래시 소자를 위해 SONOS(Silicon Oxide Nitride Oxide Silicon) 소자가 최근 많이 연구되고 있는 실정이다. 그러나, 프로그램/소거 속도(program/erase speed)를 향상시키기 위해 약 25Å 또는 그 이하의 얇은 터널산화막(tunnel oxide)이 요구되는데, 이러한 얇은 터널산화막은 리텐션(retention) 문제를 초래하고 있다.SONOS (Silicon Oxide Nitride Oxide Silicon) devices have been recently studied for NAND flash devices below 50nm. However, to improve the program / erase speed, a thin tunnel oxide of about 25 mu s or less is required, which causes a retention problem.
따라서, 최근에 게이트전극으로서 중간갭 일함수(Midgap work function) 값을 가지는 탄탈질화막(TaN)의 메탈게이트(Metal gate)를 사용하고, 그리고 블록킹산화막(blocking oxide)으로 고유전율(High-k)을 갖는 알루미늄산화막(Al2O3)을 사용하는 TANOS(TaN-Al2O3-Nitride-Oxide-Silicon) 소자가 보고되었다.Therefore, recently, a metal gate of a tantalum nitride film (TaN) having a midgap work function value is used as the gate electrode, and a high dielectric constant (High-k) is used as a blocking oxide film. A TANOS (TaN-Al 2 O 3 -Nitride-Oxide-Silicon) device using an aluminum oxide film (Al 2 O 3 ) having has been reported.
상기 TANOS 소자는 고유전율을 갖는 유전물질인 알루미늄산화막을 사용하므로써 동일 프로그램/소거 전압(program/erase voltage)에 대해서 터널산화막에 걸리는 전계(Electrid field)가 증가하기에 상대적으로 더욱 두꺼운 터널산화막(30Å 또는 그 이상)의 사용이 가능하여 리텐션 특성의 향상을 얻을 수 있다. 또한, N+ 폴리실리콘에 비해 상대적으로 일함수값이 높은 탄탈질화막을 게이트전극으로 사용하면 소거동작(Erase) 동안 게이트전극으로부터 전자 주입(Electron injection)을 감소시켜 상대적으로 소거 속도를 증가시키는 결과를 갖는다. 이러한 TANOS 소자의 게이트스택 형성 방법은 도 1과 같다.The TANOS device has a relatively thicker tunnel oxide film (30 Å) because an electric field applied to the tunnel oxide film increases for the same program / erase voltage by using an aluminum oxide film having a high dielectric constant. Or more) can be used to obtain an improvement in retention characteristics. In addition, when a tantalum nitride film having a higher work function value is used as a gate electrode than N + polysilicon, an electron injection from the gate electrode is reduced during erasing, thereby increasing the erase speed. . The gate stack forming method of the TANOS device is shown in FIG. 1.
도 1은 종래기술에 따른 TANOS 소자의 구조를 도시한 도면이다.1 is a view showing the structure of a TANOS device according to the prior art.
도 1을 참조하면, 실리콘기판(11) 위에 30Å 이상의 터널산화막(12)이 형성되고, 터널산화막(12) 상에 전하저장층(Charge storage layer) 역할을 하는 60Å두께 전후의 실리콘질화막(13)이 형성된다.Referring to FIG. 1, a
그리고, 실리콘질화막(13) 상에 블록킹산화막(blocking oxide)으로 사용되는 알루미늄산화막(Al2O3, 14)이 형성되고, 알루미늄산화막(14) 상에 탄탈질화막(TaN, 15)이 형성된다.The aluminum oxide films Al 2 O 3 and 14 used as the blocking oxide films are formed on the
그리고, 탄탈질화막(15) 위에 비저항을 낮추기 위해 텅스텐질화막과 텅스텐막의 적층(W/WN, 16)이 형성되며, 텅스텐막/텅스텐질화막(16) 상에 게이트패터닝을 위한 하드마스크(17)가 형성된다.A tungsten nitride film and a tungsten film stack (W / WN, 16) are formed on the
그러나, TANOS 소자의 소거 속도가 SONOS 소자에 비해 증가하였다고는 하나, 여전히 TANOS 소자의 소거속도는 고성능 소자에 적용하기 위해서는 좀더 향상시킬 필요가 있다.However, although the erase speed of the TANOS device has increased compared to the SONOS device, the erase speed of the TANOS device still needs to be further improved in order to be applied to a high performance device.
또한, 종래기술은 소스/드레인 활성화(activation)를 위한 어닐(anneal) 등의 후속 열공정에서 탄탈질화막(15)과 같은 메탈게이트로부터 탄탈륨(Ta) 등의 메탈불순물(metal impurity)이 알루미늄산화막(14)쪽으로 확산(diffusion)하여 리텐션 특성이 열화되는 문제가 발생한다.In addition, the prior art is a metal impurity such as tantalum (Ta) from the metal gate such as
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 소거동작속도를 향상시키면서도 동시에 불순물의 확산을 방지하여 리텐션 특성 열화를 방지할 수 있는 SANOS 구조의 플래시메모리소자 및 그의 제조 방법을 제공하는데 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and a flash memory device having a SANOS structure and a method of manufacturing the same, which can prevent the diffusion of impurities while preventing the diffusion of impurities while improving the erase operation speed. The purpose is to provide.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 소자는 실리콘기판, 상기 실리콘기판 상의 터널산화막, 상기 터널산화막 상의 전하저장층, 상기 전하저장층 상의 블록킹층을 겸하는 확산방지막, 및 상기 확산방지막 상의 게이트전극을 포함하는 것을 특징으로 하고, 상기 확산방지막은 알루미늄산화질화막인 것을 특징으로 하며, 상기 게이트전극은 P형 불순물이 인시튜 도핑된 폴리실리콘 또는 RuO2 또는 IrO2인 것을 특징으로 한다.A flash memory device of the present invention for achieving the above object is a diffusion barrier film also serves as a silicon substrate, a tunnel oxide film on the silicon substrate, a charge storage layer on the tunnel oxide film, a blocking layer on the charge storage layer, and a gate electrode on the diffusion barrier film. The diffusion barrier is an aluminum oxynitride layer, and the gate electrode is polysilicon or RuO 2 or IrO 2 doped with P-type impurities.
그리고, 본 발명의 플래시 메모리 소자의 제조 방법은 실리콘기판 상에 터널산화막을 형성하는 단계, 상기 터널산화막 상에 전하저장층을 형성하는 단계, 상기 전하저장층 상에 블록킹층을 겸하는 확산방지막을 형성하는 단계, 및 상기 확산방지막 상에 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 확산방지막을 형성하는 단계는 상기 전하저장층 상에 알루미늄산화막을 형성하는 단계, 및 상기 알루미늄산화막을 질화시켜 알루미늄산화질화막을 형성하는 단계를 포함하는 것을 특징으로 한다. 또한, 상기 게이트전극은 P형 불순물이 인시튜 도핑된 폴 리실리콘으로 형성하거나 RuO2 또는 IrO2로 형성하는 것을 특징으로 한다.In addition, the method of manufacturing a flash memory device of the present invention comprises the steps of: forming a tunnel oxide film on a silicon substrate, forming a charge storage layer on the tunnel oxide film, and forming a diffusion barrier layer that also serves as a blocking layer on the charge storage layer. And forming a gate electrode on the diffusion barrier layer, wherein forming the diffusion barrier layer includes forming an aluminum oxide layer on the charge storage layer, and nitriding the aluminum oxide layer. To form an aluminum oxynitride film. The gate electrode may be formed of polysilicon doped with P-type impurities in situ or RuO 2 or IrO 2 .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 SANOS 소자의 구조를 도시한 도면이다.2 is a diagram showing the structure of a SANOS device according to an embodiment of the present invention.
도 2를 참조하면, 실리콘기판(21) 상에 터널산화막패턴(22A), 전하저장층패턴(23A), 알루미늄산화질화막패턴(25A), P+ 폴리실리콘패턴(26A), 텅스텐막/텅스텐질화막패턴(27A) 및 하드마스크패턴(28A)의 순서로 적층된다.Referring to FIG. 2, a tunnel
먼저, 터널산화막패턴(22A)은 적어도 30Å 이상의 두께(이는 알루미늄산화질화막패턴을 사용함에 따라 그 두께가 30Å 이상이 가능)이고, 전하저장층패턴(23A)은 40∼80Å 두께이되 실리콘질화막(Silicon nitride)이다.First, the tunnel
그리고, 알루미늄산화질화막패턴(25A)은 알루미늄산화막을 질화시킨 것으로서, 그 두께는 50∼200Å 두께이다.The aluminum
그리고, P+ 폴리실리콘패턴(26A)은 P형 불순물이 인시튜 도핑된 것으로서, 보론이 1E19∼3E20atoms/cm3의 농도를 갖고 도핑되어 있다.The P +
그리고, 텅스텐막/텅스텐질화막패턴(27A)은 게이트전극의 비저항을 낮추기 위한 것이며, 하드마스크패턴(28A)은 게이트패터닝을 위한 것으로 질화막이다.The tungsten film / tungsten
위와 같이, 도 2의 플래시메모리소자는 P+ 폴리실리콘패턴(26A), 알루미늄산화질화막패턴(25A), 전하저장층패턴(23A), 터널산화막패턴(22A) 및 실리콘기판(21) 의 순서가 되므로, SANOS(Silicon-AlON-Nitride-Oxide-Silicon) 구조가 된다.As described above, the flash memory device of FIG. 2 is in the order of the P +
도 2에서, 알루미늄산화질화막패턴(25A)은 P+ 폴리실리콘패턴(26A) 내에 도핑되어 있는 불순물(보론)의 확산을 방지하기 위한 확산방지막 역할을 하는 것이다.In FIG. 2, the aluminum
그리고, P+ 폴리실리콘패턴(26A)은 탄탈질화막과 같은 메탈게이트에 비해 일함수값(work function)이 매우 크다. 예컨대, P+ 폴리실리콘패턴(26A)의 일함수값은 약 5.1eV로서 탄탈질화막보다 일함수값이 0.34eV 정도 더 크다.In addition, the P +
결국, 도 2의 플래시메모리소자는 게이트전극으로 P+ 폴리실리콘패턴(26A)을 사용하고, 블록킹산화막 겸 확산방지막으로 알루미늄산화질화막패턴(25A)을 사용함에 따라 소거동작속도의 증가, 리텐션특성 열화 방지 및 불순물의 확산을 동시에 얻을 수 있다.As a result, the flash memory device of FIG. 2 uses the P +
도 3a 내지 도 3d는 본 발명의 실시예에 따른 SANOS 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a SANOS device according to an exemplary embodiment of the present invention.
도 3a에 도시된 바와 같이, 실리콘기판(21) 위에 터널산화막(22)과 전하저장층(23)으로 사용될 질화막(Nitride)을 순차적으로 형성한다. 이때, 터널산화막(22)은 30Å 이상의 두께로 형성하고, 전하저장층(23)은 40∼80Å 두께로 형성하되 실리콘질화막(Silicon nitride)으로 형성한다.As shown in FIG. 3A, a nitride film to be used as the
이어서, 전하저장층(23) 상에 블록킹산화막으로 사용될 알루미늄산화막(Al2O3, 24)을 형성한다. 이때, 알루미늄산화막(24)은 ALD(Atomic Layer Deposition) 방식이나 CVD(Chemical Vapor Deposition) 방식을 이용하여 증착하며, 그 두께는 50∼200Å 두께로 한다.Subsequently, aluminum oxide films Al 2 O 3 and 24 to be used as blocking oxide films are formed on the
도 3b에 도시된 바와 같이, 알루미늄산화막(24)을 질화시켜 알루미늄산화질화막(AlON, 25)을 형성한다. 이때, 알루미늄산화막(24)의 질화는 NH3 분위기에서 진행하여, 알루미늄산화막(24)을 알루미늄산화질화막(25)으로 모두 바꾼다.As shown in FIG. 3B, the
위와 같은 알루미늄산화질화막(25)은 불순물의 확산을 방지하기 위한 확산방지막 역할을 하는 것으로, 후술하겠지만 알루미늄산화질화막(25)과 같은 질화막 계열의 물질은 보론 등의 불순물의 확산을 방지하는 효과가 크다.As described above, the
더불어, 알루미늄산화질화막(25)은 고유전율을 갖는 알루미늄산화막이 갖는 효과, 즉 동일 프로그램/소거 전압(program/erase voltage)에 대해서 터널산화막(22)에 걸리는 전계(Electrid field)가 증가하여 더욱 두꺼운 터널산화막(30Å 또는 그 이상)의 사용이 가능하도록 하는 효과를 얻는다. 이처럼, 터널산화막(22)을 두껍게 하면, 리텐션 특성이 좋아진다.In addition, the
도 3c에 도시된 바와 같이, 알루미늄산화질화막(25) 상에 인시튜(In-situ)로 불순물이 도핑된 폴리실리콘, 즉 도우프드 폴리실리콘(Doped polysilicon, 26)을 증착한다. 이때, 도우프드 폴리실리콘(26) 내에는 보론(Boron)이 인시튜로 도핑된 것으로서, 보론의 농도는 1E19∼3E20atoms/cm3이다. 여기서, 1E19∼3E20atoms/cm3 수준의 보론 농도는 도우프드 폴리실리콘(26)의 공핍효과(depletion effect)를 최소화할 수 있는 충분한 농도이다.As shown in FIG. 3C, polysilicon doped with in-situ, ie, doped
한편, 보론이 P형 불순물로 알려져 있으므로, 보론이 인시튜로 도핑된 도우프드 폴리실리콘(26)은 'P+ 폴리실리콘'으로 볼 수 있다. 이하, 도우프드 폴리실리콘(26)을 'P+ 폴리실리콘(P+ polysilicon, 26)'이라 약칭한다. 상기 P+ 폴리실리콘(26)은 탄탈질화막과 같은 메탈게이트에 비해 일함수값(work function)이 매우 크다. 예컨대, P+ 폴리실리콘(26)의 일함수값은 약 5.1eV로서 탄탈질화막보다 일함수값이 0.34eV 정도 더 크다.On the other hand, since boron is known as a P-type impurity, the doped
이어서, P+ 폴리실리콘(26) 상에 게이트전극의 비저항을 낮추기 위한 목적으로 텅스텐질화막(WN)과 텅스텐막(W)을 순차적으로 적층하여 텅스텐막/텅스텐질화막 적층(W/WN, 27)을 형성한다. 여기서, 텅스텐질화막과 텅스텐막의 적층구조외에 텅스텐실리사이드막(WSi)을 단일층으로 형성할 수도 있다.Subsequently, a tungsten nitride film WN and a tungsten film W are sequentially stacked on the P +
이어서, 텅스텐막/텅스텐질화막적층(27) 상에 게이트패터닝을 위한 하드마스크(H/M, 28)를 형성한다.Next, a hard mask (H / M) 28 for gate patterning is formed on the tungsten film / tungsten
도 3d에 도시된 바와 같이, 감광막을 이용한 게이트마스크(도시 생략)로 하드마스크를 식각하여 하드마스크패턴(28A)을 형성한 후, 하드마스크패턴(28A)을 식각배리어로 텅스텐막/텅스텐질화막 적층(27), P+ 폴리실리콘(26), 알루미늄산화질화막(25), 전하저장층(23) 및 터널산화막(22)을 순차적으로 식각한다.As shown in FIG. 3D, the hard mask is etched with a gate mask (not shown) using a photoresist film to form a
따라서, 본 발명의 게이트스택은 터널산화막패턴(22A), 전하저장층패턴(23A), 알루미늄산화질화막패턴(25A), P+ 폴리실리콘패턴(26A), 텅스텐막/텅스텐질화막패턴(27A), 및 하드마스크패턴(28A)의 순서로 적층되는 구조가 된다.Accordingly, the gate stack of the present invention includes a tunnel
그리고, P+ 폴리실리콘패턴(26A), 알루미늄산화질화막패턴(25A), 전하저장층 패턴(23A), 터널산화막패턴(22A) 및 실리콘기판(21)의 순서가 되므로, 본 발명의 플래시 메모리 소자의 게이트스택은 SANOS(Silicon-AlON-Nitride-Oxide-Silicon) 구조가 된다.Since the P +
도 4는 소거동작동안 게이트전극의 종류에 따른 전자주입 정도를 보여주는 도면이다. 도 4에서, 게이트전극은 N+ 폴리실리콘, 탄탈질화막(TaN), P+ 폴리실리콘으로 실험하였고, 전자주입은 게이트전극을 통해 블록킹산화막, 전하저장층으로 주입된다.4 is a view showing the electron injection degree according to the type of the gate electrode during the erase operation. In FIG. 4, the gate electrode was tested with N + polysilicon, tantalum nitride (TaN), and P + polysilicon, and electron injection was injected into the blocking oxide film and the charge storage layer through the gate electrode.
도 4를 참조하면, 소거동작 동안에 N+ 폴리실리콘을 채용한 경우 전자주입(e-)이 가장 많이 발생하고, P+ 폴리실리콘을 채용한 경우가 전자주입이 가장 최소화됨을 알 수 있다. 이처럼, 전자주입이 감소하는 이유는, P+ 폴리실리콘의 경우 N+ 폴리실리콘 및 탄탈질화막에 비해 유효터널길이(effective tunnel length)가 감소하고 배리어높이(barrier height)가 증가함에 따라 전자주입이 크게 줄어드는 것이다.Referring to FIG. 4, it can be seen that electron injection (e−) occurs most when N + polysilicon is employed during the erase operation, and electron injection is minimized when P + polysilicon is used. As such, the reason why the electron injection is reduced is that the P + polysilicon is significantly reduced as the effective tunnel length is decreased and the barrier height is increased as compared with the N + polysilicon and the tantalum nitride film. .
도 4에서 보여준 것과 같이, 본 발명은 게이트전극으로서 P+ 폴리실리콘을 사용함에 따라 소거동작 동안 게이트전극으로부터 전자주입을 좀 더 효과적으로 감소시켜 탄탈질화막보다 좀 더 소거 동작의 속도를 증가시키는 결과를 얻는다.As shown in FIG. 4, the present invention achieves a result of more effectively reducing the electron injection from the gate electrode during the erasing operation by using P + polysilicon as the gate electrode, thereby increasing the speed of the erasing operation more than the tantalum nitride film.
뿐만 아니라, 탄탈질화막과 같은 메탈게이트를 사용하지 않기 때문에 리텐션 특성이 열화되지 않는다. 즉, 탄탈질화막을 사용하는 경우에 탄탈륨(Ta) 등의 메탈불순물(metal impurity)이 블록킹산화막쪽으로 확산하여 리텐션 특성이 열화되는 문제가 발생하였으나, 본 발명의 P+ 폴리실리콘은 메탈불순물을 함유하고 있지 않 으므로 리텐션특성의 열화는 발생하지 않는다.In addition, the retention characteristics are not deteriorated because a metal gate such as a tantalum nitride film is not used. That is, when a tantalum nitride film is used, a metal impurity such as tantalum (Ta) diffuses toward the blocking oxide film, thereby causing a problem of deterioration in retention characteristics, but the P + polysilicon of the present invention contains a metal impurity. Therefore, the degradation of retention characteristics does not occur.
하지만, P+ 폴리실리콘으로부터 불순물(보론)의 확산이 발생할 수 있기 때문에 본 발명은 블록킹산화막을 겸하는 확산방지막으로서 알루미늄산화막 대신에 알루미늄산화막을 질화시킨 알루미늄산화질화막(AlON)을 사용하여 보론의 확산을 방지할 수 있는 것이다.However, since diffusion of impurities (boron) may occur from P + polysilicon, the present invention uses an aluminum oxynitride film (AlON) in which an aluminum oxide film is nitrided instead of an aluminum oxide film to prevent diffusion of boron. You can do it.
결국, 본 발명은 게이트전극으로 P+ 폴리실리콘을 사용하고, 블록킹산화막 겸 확산방지막으로 알루미늄산화질화막을 사용함에 따라 소거동작속도의 증가, 리텐션특성 열화 방지 및 불순물의 확산을 동시에 얻을 수 있다.As a result, according to the present invention, P + polysilicon is used as the gate electrode and aluminum oxynitride is used as the blocking oxide film and the diffusion barrier, thereby increasing the erase operation speed, preventing degradation of retention characteristics, and diffusion of impurities.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 상술한 실시예에서는 게이트전극으로서 높은 일함수값을 갖는 P+ 폴리실리콘을 사용하였으나, RuO2, IrO2와 같이 P+ 폴리실리콘과 동일 한 수준의 높은 일함수값을 갖는 메탈계 전도성산화막 물질로 게이트전극을 형성하여도 동일한 효과를 얻을 수 있다.For example, in the above-described embodiment, P + polysilicon having a high work function value is used as the gate electrode, but as a metal-based conductive oxide film material having a high work function value equivalent to P + polysilicon such as RuO 2 and IrO 2 The same effect can be obtained also by forming a gate electrode.
더불어, RuO2, IrO2의 메탈계 전도성산화막 물질은 탄탈질화막과 다르게 열안정성(thermal stability)이 우수하기 때문에, 즉 상대적으로 결합이 안정(Ru-O 결합, Ir-O 결합)되어 있어 블록킹산화막으로의 메탈불순물의 확산이 일어나지 않 아 리텐션특성의 열화를 초래하지 않는 물질들이다.In addition, since the metal-based conductive oxide materials of RuO 2 and IrO 2 have excellent thermal stability unlike tantalum nitride films, that is, the bonding oxides are relatively stable (Ru-O bonds, Ir-O bonds). These materials do not cause diffusion of metal impurities into the material and do not cause degradation of retention characteristics.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 게이트전극으로 높은 일함수값을 갖는 물질(P+ 폴리실리콘)을 사용하고 동시에 블록킹산화막으로 질화막계 물질(AlON)을 사용하므로써, 소거동작의 속도를 향상시키면서 불순물의 확산 방지를 통해 리텐션 특성의 열화를 방지하여 고집적 고성능 낸드형(NAND) 플래시 메모리소자의 구현이 가능한 효과가 있다.The present invention described above uses a material having a high work function (P + polysilicon) as the gate electrode and simultaneously uses a nitride based material (AlON) as the blocking oxide film, thereby preventing the diffusion of impurities while improving the speed of the erase operation. By preventing degradation of retention characteristics, it is possible to implement a highly integrated high performance NAND flash memory device.
Claims (21)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060059313A KR20080001158A (en) | 2006-06-29 | 2006-06-29 | Sanos device and method of manufacturing the same |
Applications Claiming Priority (1)
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| KR1020060059313A KR20080001158A (en) | 2006-06-29 | 2006-06-29 | Sanos device and method of manufacturing the same |
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| KR20080001158A true KR20080001158A (en) | 2008-01-03 |
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ID=39213216
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| Country | Link |
|---|---|
| KR (1) | KR20080001158A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8293633B2 (en) | 2009-06-08 | 2012-10-23 | Hynix Semiconductor Inc. | Method of manufacturing nonvolatile memory device |
-
2006
- 2006-06-29 KR KR1020060059313A patent/KR20080001158A/en not_active Application Discontinuation
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