KR20080000388A - Method of forming semiconductor device having a wiring - Google Patents

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박진호
양승길
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Abstract

A method for forming a semiconductor device having a wiring is provided to minimize voids within an opening by filling the opening with a metal layer. An insulating layer having an opening(16a) is formed on a semiconductor substrate(10). A first barrier layer(18) is conformally formed within the opening and on an upper surface of the insulating layer by using a CVD method. A second barrier layer(20) is formed on the semiconductor substrate by using a physical vapor deposition method. A part of the first barrier layer is exposed. The opening is filled with a metal layer(22) by using the chemical vapor deposition method. A wiring is formed by planarizing the metal layer, the second barrier layer, and the first barrier layer.

Description

배선을 갖는 반도체 장치의 형성 방법{METHOD OF FORMING SEMICONDUCTOR DEVICE HAVING A WIRING}A method of forming a semiconductor device having wiring {METHOD OF FORMING SEMICONDUCTOR DEVICE HAVING A WIRING}

도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

＊도면의 주요한 부호＊＊ Main code of drawing ＊

10: 반도체 기판 12: 제1 층간 절연막 14: 제2 층간 절연막 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 12 First interlayer insulation film 14 Second interlayer insulation film

16a: 변형된 개구부 18: 제1 베리어막 20: 제2 베리어막 16a: Deformed Opening 18: First Barrier Film 20: Second Barrier Film

본 발명은 반도체 장치의 형성 방법에 관한 것으로, 보다 자세하게는 배선을 갖는 반도체 장치의 형성 방법에 관한 것이다. The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device having wiring.

동작속도 및 집적도는 반도체 장치에 있어 가장 중요한 기술적 요소들이다. 반도체 장치의 동작속도는 반도체 장치 내에 포함된 배선들의 저항에 크게 영향을 받는다. 상기 배선들의 저항은 배선으로 사용되는 물질의 비저항 및 배선의 단면적에 의해 결정된다. 배선으로 사용되는 물질로서 낮은 비저항의 알루미늄이 공지된 바 있다. 알루미늄 배선은 반응성 이온 식각 (Reactive Ion Etching: RIE )을 포함 하는 패터닝 공정에 의해 형성될 수 있다. 하지만, 반응성 이온 식각에 의하여 알루미늄 힐록(Al hillock) 현상 및/또는 전자이동(electromigration: EM) 현상등의 문제점이 발생될 수 있어, 최근에 알루미늄 배선을 다마신(damascene)공정으로 형성하는 방안이 제안된 바 있다.Operation speed and integration are the most important technical elements for semiconductor devices. The operating speed of the semiconductor device is greatly influenced by the resistance of the wirings included in the semiconductor device. The resistance of the wirings is determined by the specific resistance of the material used as the wiring and the cross-sectional area of the wiring. As a material used for wiring, low resistivity aluminum has been known. The aluminum interconnect can be formed by a patterning process that includes reactive ion etching (RIE). However, due to reactive ion etching, problems such as Al hillock phenomenon and / or electromigration (EM) phenomenon may occur. Recently, a method of forming aluminum wiring by a damascene process has recently been proposed. It has been proposed.

다마신 공정으로 알루미늄 배선을 형성하는 방법을 간략하게 설명하면, 반도체 기판 상에 형성된 층간 산화막을 패터닝하여 개구부(trench)를 형성하고, 상기 개구부를 채우는 알루미늄막을 반도체 기판 전면에 형성한다. 이어서, 층간 산화막이 노출될때까지 알루미늄막을 평탄화하여 상기 개구부를 채우는 알루미늄 배선을 형성한다. 통상적으로, 상기 알루미늄막은 스퍼터링 방식으로 형성된다. 스퍼터링 방식으로 형성되는 알루미늄막의 단차 도포성은 열악하다. 이에 따라, 상기 알루미늄막이 상기 개구부를 완전히 채우지 못하여 상기 개구부내에 보이드(void)가 발생될 수 있다. 그 결과, 알루미늄 배선 내에 결함이 발생되어 알루미늄 배선의 특성이 열화될 수 있다. 반도체 장치의 집적화 경향이 심화됨에 따라, 상기 개구부의 폭이 더욱 미세해짐에 따라 알루미늄 배선을 형성하는 방법은 더욱 어려워질 수 있다.Briefly describing a method of forming an aluminum wiring by a damascene process, an interlayer oxide film formed on a semiconductor substrate is patterned to form a trench, and an aluminum film filling the opening is formed on the entire surface of the semiconductor substrate. Subsequently, the aluminum film is planarized until the interlayer oxide film is exposed to form an aluminum wiring filling the opening. Typically, the aluminum film is formed by sputtering. The step coverage of the aluminum film formed by the sputtering method is poor. Accordingly, the aluminum film may not completely fill the openings, and voids may be generated in the openings. As a result, a defect may occur in the aluminum wirings and the characteristics of the aluminum wirings may deteriorate. As the integration trend of the semiconductor device is intensified, the method of forming the aluminum wiring may become more difficult as the width of the opening becomes finer.

본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명의 이루고자 하는 기술적 과제는 개구부내에 보이드(void)를 최소화하여 우수한 특성의 배선을 형성할 수 있는 반도체 장치의 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been devised to solve the above-mentioned general problems, and an object of the present invention is to provide a method of forming a semiconductor device capable of forming wiring having excellent characteristics by minimizing voids in an opening. have.

상기한 기술적 과제를 달성하기 위한 배선을 갖는 반도체 장치의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 개구부를 갖는 절연막을 형성하는 단계, 개구부 내 및 상기 절연막의 상부면에 화학기상 증착법으로 제1 베리어막을 컨포말하게 형성하는 단계, 반도체 기판에 물리기상 증착법으로 제2 베리어막을 형성하되, 제1 베리어막의 일부가 노출되는 단계, 반도체 기판에 화학기상 증착법으로 금속막을 형성하여 상기 개구부를 채우는 단계 및 금속막, 제2 베리어막 및 제1 베리어막을 상기 절연막이 노출될 때까지 평탄화하여 배선을 형성하는 단계를 포함한다. A method of forming a semiconductor device having wirings for achieving the above technical problem is provided. The method includes forming an insulating film having an opening on a semiconductor substrate, conformally forming a first barrier film in the opening and on an upper surface of the insulating film by chemical vapor deposition, and forming a second barrier on the semiconductor substrate by physical vapor deposition. Forming a film, exposing a portion of the first barrier film, forming a metal film on a semiconductor substrate by chemical vapor deposition to fill the openings, and the metal film, the second barrier film, and the first barrier film until the insulating film is exposed. Planarizing to form a wiring.

구체적으로, 상기 금속막은 상기 제1 베리어막 상의 제1 부분 및 상기 제2 베리어막 상의 제2 부분을 갖되, 상기 제1 부분의 증착율은 상기 제2 부분의 증착율보다 높은 것이 바람직하다. 상기 개구부의 하부측벽에 형성된 상기 제1 베리어막이 노출되는 것이 바람직하다. 상기 제1 및 제2 베리어막들은 티탄늄질화막을 포함하는 것이 바람직하다. 상기 금속막은 알루미늄막으로 형성되는 것이 바람직하다. Specifically, the metal film has a first portion on the first barrier film and a second portion on the second barrier film, and the deposition rate of the first portion is preferably higher than the deposition rate of the second portion. Preferably, the first barrier film formed on the lower side wall of the opening is exposed. The first and second barrier films preferably include a titanium nitride film. The metal film is preferably formed of an aluminum film.

반도체 기판 상에 개구부를 갖는 절연막을 형성하는 단계는 반도체 기판 상에 제1 및 제2 층간 절연막들을 차례로 형성하는 단계, 제2 및 제1 층간 절연막들을 연속적으로 패터닝하여 개구부를 형성하는 단계 및 개구부를 갖는 반도체 기판에 등방성 식각을 수행하여 상기 개구부의 아랫부분에 언더컷 영역을 형성하는 단계를 포함할 수 있다. 상기 등방성 식각시, 상기 제1 층간 절연막의 식각율은 상기 제2 층간 절연막의 식각율에 비하여 높은 것이 바람직하다. 상기 언더컷 영역의 측 벽에 형성된 상기 제1 베리어막이 노출되는 것이 바람직하다.The step of forming an insulating film having an opening on the semiconductor substrate may include sequentially forming first and second interlayer insulating films on the semiconductor substrate, successively patterning the second and first interlayer insulating films to form an opening, and Forming an undercut region in a lower portion of the opening by isotropic etching the semiconductor substrate. In the isotropic etching, the etch rate of the first interlayer insulating film is preferably higher than that of the second interlayer insulating film. Preferably, the first barrier film formed on the side wall of the undercut region is exposed.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers (or films) and regions are exaggerated for clarity. In addition, where it is said that a layer (or film) is "on" another layer (or film) or substrate, it may be formed directly on another layer (or film) or substrate or a third layer between them. (Or membrane) may be interposed. Portions denoted by like reference numerals denote like elements throughout the specification.

도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(10) 전면 상에 제1 층간 절연막(12)을 형성하고 상기 제1 층간 절연막(12) 상에 제2 층간 절연막(14)을 형성한다. 상기 반도체 기판(10)은 하부절연막(미도시)과 이를 관통하는 콘택플러그등의 도전패턴(미도시)을 포함할 수 있다. 상기 제1 층간 절연막(12)의 식각율이 상기 제2 층간 절연막(14)의 식각율에 비하여 높은 물질로 형성되는 것이 바람직하다. 상기 제1 층간 절연막(12)은 화학적 기상 증착 방식으로 형성된 테오스(TEOS) 산화막일 수 있다. 상기 제2 층간 절연막(14)은 고밀도 플라즈마 화학적 기상 증착 방식으로 형성된 산화막일 수 있다.Referring to FIG. 1, a first interlayer insulating layer 12 is formed on the entire surface of the semiconductor substrate 10, and a second interlayer insulating layer 14 is formed on the first interlayer insulating layer 12. The semiconductor substrate 10 may include a lower insulating layer (not shown) and a conductive pattern (not shown) such as a contact plug passing therethrough. The etching rate of the first interlayer insulating layer 12 may be formed of a material higher than that of the second interlayer insulating layer 14. The first interlayer insulating layer 12 may be a TEOS oxide layer formed by chemical vapor deposition. The second interlayer insulating layer 14 may be an oxide film formed by a high density plasma chemical vapor deposition method.

도 2를 참조하면, 상기 제2 층간 절연막(14) 상에 소정의 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 제2 층간 절연막(14) 및 상기 제1 층간 절연막(12)을 차례로 이방성 식각하여 반도체 기판(10)의 상기 도전패턴(미도시)을 노출시키는 개구부(16)를 형성한다. Referring to FIG. 2, after forming a predetermined mask pattern (not shown) on the second interlayer insulating layer 14, the second interlayer insulating layer 14 and the first interlayer insulating layer are formed using the mask pattern as an etching mask. Anisotropic etching of 12 is performed in order to form an opening 16 exposing the conductive pattern (not shown) of the semiconductor substrate 10.

도 3을 참조하면, 상기 개구부(16)를 갖는 반도체 기판(10)에 등방성 식각을 수행하여 변형된 개구부(16a)가 형성된다. 상기 등방성 식각은 케미컬 건식 식각 또는 습식 식각으로 수행될 수 있다. 상기 습식 식각으로 수행될 경우, 습식 용액있어서 상기 제1 층간 절연막(12)의 식각율은 상기 제2 층간 절연막(14)의 식각율에 비하여 높은 것이 바람직하다. 따라서, 상기 개구부(16) 아랫부분 측벽에 노출된 상기 제1 층간 절연막(12)은 상기 개구부(16) 윗부분 측벽에 노출된 상기 제2 층간 절연막(14)보다 더 빨리 식각된다. 그 결과, 상기 변형된 개구부(16a)는 윗부분(16b)과 아랫부분(16c)이 다르게 형성된다. 즉, 상기 변형된 개구부(16a)의 아랫부분(16c)은 언터컷 영역을 포함한다. 상기 제1 층간 절연막(12)은 화학적 기상 증착 방식으로 형성된 테오스(TEOS) 산화막이고 상기 제2 층간 절연막(14)은 고밀도 플라즈마 화학적 기상 증착 방식으로 형성된 산화막인 경우에는 불산(HF)을 베이스로 한 식각용액이 사용될 수 있다.Referring to FIG. 3, a deformed opening 16a is formed by performing isotropic etching on the semiconductor substrate 10 having the opening 16. The isotropic etching may be performed by chemical dry etching or wet etching. When the wet etching is performed, the etching rate of the first interlayer insulating layer 12 in the wet solution may be higher than that of the second interlayer insulating layer 14. Accordingly, the first interlayer insulating layer 12 exposed on the sidewall of the lower portion of the opening 16 is etched faster than the second interlayer insulating layer 14 exposed on the sidewall of the upper portion of the opening 16. As a result, the deformed opening 16a is formed differently from the upper portion 16b and the lower portion 16c. That is, the lower portion 16c of the deformed opening 16a includes an undercut region. The first interlayer insulating film 12 is a TEOS oxide film formed by a chemical vapor deposition method, and the second interlayer insulating film 14 is based on hydrofluoric acid (HF) when the oxide film is formed by a high density plasma chemical vapor deposition method. One etching solution may be used.

상술한 바와 같이, 이중층 절연막을 사용하고 상기 이중층 절연막의 식각율의 차이를 이용하므로, 일반적인 단일층 절연막의 개구부에 비해 단면적을 넓힐 수 있다. 이에 따라, 후속에 형성되는 배선의 저항을 작게 할 수 있다. As described above, since the double layer insulating film is used and the difference in the etching rate of the double layer insulating film is used, the cross-sectional area can be wider than the opening of the general single layer insulating film. Thereby, the resistance of the wiring formed subsequently can be made small.

한편, 상기 언더컷 영역을 형성하기 위한 등방성 식각을 수행하는 단계는 생략할 수 있다. 이 경우에, 상술한 개구부는 상기 언더컷 영역을 포함하지 않는다. 또한, 상기 등방성 식각이 생략되는 경우에, 상술한 개구부는 단일층의 층간 절연막을 관통하도록 형성될 수 있다.Meanwhile, the isotropic etching for forming the undercut region may be omitted. In this case, the opening described above does not include the undercut area. In addition, in the case where the isotropic etching is omitted, the above-described opening may be formed to penetrate a single layer interlayer insulating film.

도 4를 참조하면, 상기 변형된 개구부(16a)를 갖는 반도체 기판(10) 전면 상에 접착막(glue layer)(17)을 컨포말하게 형성할 수 있다. 상기 접착막(17)은 화학기상 증착법으로 티탄늄막이 증착될 수 있다. 상기 접착막(17)을 증착한 후 상기 접착막(17) 상에 제1 베리어막(18)을 컨포말하게 형성한다. 상기 제1 베리어막(18)은 화학기상 증착법을 수행하여 형성된 질화티탄늄막(TiN)이 바람직하다. 상기 제1 베리어막(18)은 덮힘성이 좋은 화학기상 증착법을 수행하므로 상기 변형된 개구부(16a) 아랫부분(16c)의 언더컷 영역까지 증착될 수 있다. 상기 화학 기상 증착법은 사염화 티탄늄(TiCl4)과 암모니아가스(NH3)를 소스가스로 사용하여 200℃~800℃의 증착온도 및 100Torr 이하의 압력에서 수행될 수 있다.Referring to FIG. 4, a glue layer 17 may be conformally formed on the entire surface of the semiconductor substrate 10 having the modified opening 16a. The adhesive film 17 may be a titanium film deposited by chemical vapor deposition. After depositing the adhesive layer 17, the first barrier layer 18 is conformally formed on the adhesive layer 17. The first barrier film 18 is preferably a titanium nitride film (TiN) formed by performing chemical vapor deposition. The first barrier layer 18 may be deposited to the undercut region of the lower portion 16c of the deformed opening 16a since the chemical vapor deposition method with good coverage is performed. The chemical vapor deposition method may be performed at a deposition temperature of 200 ° C. to 800 ° C. and a pressure of 100 Torr or less using titanium tetrachloride (TiCl 4 ) and ammonia gas (NH 3 ) as source gases.

도 5를 참조하면, 상기 제1 베리어막(18)을 갖는 반도체 기판(10) 전면 상에 물리기상 증착법을 수행하여 제2 베리어막(20)을 형성한다. 상기 제2 베리어막(20)은 질화티탄늄(TiN)막이 바람직하다. 상기 제2 베리어막(20)은 화학기상 증착법에 비해 덮힘성이 나쁜 물리기상 증착법을 수행하므로 상기 제2 베리어막(20)은 상기 제1 베리어막(18)의 일부만을 덮는다. 상기 제2 베리어막(20)은 상기 변형된 개구부(16a) 아랫부분(16c)의 언더컷 영역의 측벽 상에는 형성되지 않는다. 상 기 변형된 개구부(16a)의 바닥면 일부 상에 상기 제2 베리어막(20)이 형성될 수 있다. 즉, 상기 변형된 개구부(16a)의 언더컷 영역의 하부측벽과 바닥면이 만나는 모서리부분의 상기 제1 베리어막을 노출할 수 있다. Referring to FIG. 5, the second barrier layer 20 is formed by performing physical vapor deposition on the entire surface of the semiconductor substrate 10 having the first barrier layer 18. The second barrier film 20 is preferably a titanium nitride (TiN) film. The second barrier layer 20 covers only a part of the first barrier layer 18 because the second barrier layer 20 performs the physical vapor deposition method, which is poorer in coverage than the chemical vapor deposition method. The second barrier film 20 is not formed on the sidewall of the undercut region of the lower portion 16c of the deformed opening 16a. The second barrier layer 20 may be formed on a portion of the bottom surface of the deformed opening 16a. That is, the first barrier layer may be exposed at a corner portion where the lower side wall and the bottom surface of the undercut region of the deformed opening 16a meet.

한편, 등방성 식각을 수행하는 단계가 생략되어 언더컷 영역을 포함하지않는 경우에, 단일층의 층간 절연막을 관통한 개구부를 갖는 반도체 기판 전면 상에 화학기상 증착법을 수행하여 제1 베리어막을 컨포말하게 형성할 수 있다. 상기 제1 베리어막을 형성한 후 덮힘성이 나쁜 물리기상 증착법을 수행하므로 제2 베리어막은 상기 개구부의 하부 측벽 상에는 형성되지 않고 상기 개구부의 바닥면 일부 상에 상기 제2 베리어막이 형성될 수 있다. 즉, 상기 개구부의 하부측벽과 바닥면이 만나는 모서리부분의 상기 제1 베리어막을 노출할 수 있다.On the other hand, when the step of performing isotropic etching is omitted and does not include an undercut region, the first barrier film is conformally formed by performing chemical vapor deposition on the entire surface of the semiconductor substrate having an opening penetrating through the interlayer insulating film of a single layer. can do. After the formation of the first barrier layer, a physical vapor deposition method having poor coverage is performed, so that the second barrier layer may not be formed on the lower sidewall of the opening, but the second barrier layer may be formed on a portion of the bottom surface of the opening. That is, the first barrier layer may be exposed at a corner portion where the lower side wall and the bottom surface of the opening meet.

도 6 및 도 7를 참조하면, 상기 제1 및 제2 베리어막(18)(20)을 갖는 반도체 기판(10) 전면 상에 금속막(22)을 형성한다. 상기 금속막(22)은 화학기상 증착법을 수행하여 형성된 알루미늄막이 바람직하다. 상기 금속막(22)은 상기 제2 베리어막(20) 상에서보다 상기 제1 베리어막(18) 상에서 빨리 성장한다. 이는, 물리기상 증착법에 의하여 형성된 티탄늄질화막에 비해 화학기상 증착법에 의하여 형성된 티탄늄질화막에서 화학기상 증착법에 의한 알루미늄의 증착율이 높은 것에 기인한다. 따라서, 상기 금속막(22)은 상기 언더컷 영역의 측벽에 형성되어 노출되어 있는 상기 제1 베리어막(18) 상에서 더 빨리 성장된다. 그 결과, 상기 변형된 개구부(16a)를 충분히 채우는 금속막(22a)을 형성할 수 있다. 그 결과, 상기 변형된 개구부(16a)내에는 종래의 보이드를 방지할 수 있다. 도 6의 참조부호“22”는 상기 금 속막의 일부를 성장한 형태를 나타내고, 도 7의 참조부호“22a”는 상기 금속막(22a)을 완전히 형성한 형태를 나타낸다.6 and 7, the metal film 22 is formed on the entire surface of the semiconductor substrate 10 having the first and second barrier films 18 and 20. The metal film 22 is preferably an aluminum film formed by performing a chemical vapor deposition method. The metal film 22 grows faster on the first barrier film 18 than on the second barrier film 20. This is due to the higher deposition rate of aluminum by the chemical vapor deposition method in the titanium nitride film formed by the chemical vapor deposition method than the titanium nitride film formed by the physical vapor deposition method. Thus, the metal film 22 is formed on the sidewall of the undercut region and grows faster on the first barrier film 18 that is exposed. As a result, the metal film 22a which fully fills the deformed opening 16a can be formed. As a result, conventional voids can be prevented in the deformed opening 16a. Reference numeral “22” in FIG. 6 represents a form in which a part of the metal film is grown, and reference numeral “22a” in FIG. 7 represents a form in which the metal film 22a is completely formed.

상술한 바와 같이, 상기 금속막(22a)을 화학 기상 증착법의 알루미늄막으로 형성하는 경우에, 메틸파이로리딘 알란( methylpyrolidine alane: MPA)과 알루미늄을 포함하는 유기금속화합물을 소스로 사용하여 100℃~500℃의 증착온도 및 1mTorr~100Torr의 압력에서 수행될 수 있다. As described above, when the metal film 22a is formed of an aluminum film by chemical vapor deposition, an organometallic compound containing methylpyrolidine alane (MPA) and aluminum is used as a source. It can be carried out at a deposition temperature of 500 ℃ and a pressure of 1mTorr ~ 100Torr.

도 8을 참조하면, 상기 제2 층간 절연막(14)의 상부면이 노출될 때까지 상기 금속막(22a) 및 상기 제1 및 제2 베리어막(18)(20)을 평탄화한다. 이에 따라, 접착 패턴(17a), 제1 베리어 패턴(18a), 및 금속 패턴(22b)을 포함한 금속 배선이 형성된다. 상기 금속 패턴(22b)의 윗부분과 상기 변형된 개구부(16a)의 상부측벽 사이에 제2 베리어 패턴(20a)이 형성될 수도 있다. 이 경우에, 상기 배선은 상기 제2 베리어 패턴(20a)을 포함할 수도 있다.Referring to FIG. 8, the metal film 22a and the first and second barrier films 18 and 20 are planarized until the upper surface of the second interlayer insulating film 14 is exposed. As a result, the metal wiring including the adhesive pattern 17a, the first barrier pattern 18a, and the metal pattern 22b is formed. The second barrier pattern 20a may be formed between the upper portion of the metal pattern 22b and the upper side wall of the deformed opening 16a. In this case, the wiring may include the second barrier pattern 20a.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. The above description of the embodiments is merely given by way of example with reference to the drawings in order to provide a more thorough understanding of the present invention and should not be construed as limiting the invention. In addition, various changes and modifications are possible to those skilled in the art without departing from the basic principles of the present invention.

상술한 바와 같이, 본 발명에 따르면, 개구부를 갖는 반도체 기판에 화학기상 증착법으로 제1 베리어막을 형성하고 물리기상 증착법으로 제2 베리어막을 형성 한다. 상기 제2 베리어막 형성시 상기 제1 베리어막의 일부가 노출된다. 이어서, 상기 반도체 기판에 화학기상 증착법으로 금속막을 형성하여 개구부를 채운다. 이에 따라, 개구부 내에 보이드(void)를 최소화하여 금속막을 채울 수 있다. As described above, according to the present invention, the first barrier film is formed on the semiconductor substrate having the opening by chemical vapor deposition, and the second barrier film is formed by physical vapor deposition. A portion of the first barrier film is exposed when the second barrier film is formed. Subsequently, a metal film is formed on the semiconductor substrate by chemical vapor deposition to fill the openings. Accordingly, the void may be minimized in the opening to fill the metal film.

Claims (8)

반도체 기판 상에 개구부를 갖는 절연막을 형성하는 단계;Forming an insulating film having an opening on the semiconductor substrate; 상기 개구부 내 및 상기 절연막의 상부면에 화학기상 증착법으로 제1 베리어막을 컨포말하게 형성하는 단계;Conformally forming a first barrier film in the opening and on an upper surface of the insulating film by chemical vapor deposition; 상기 반도체 기판에 물리기상 증착법으로 제2 베리어막을 형성하되, 상기 제1 베리어막의 일부를 노출하는 단계; Forming a second barrier film on the semiconductor substrate by physical vapor deposition; exposing a portion of the first barrier film; 상기 반도체 기판에 화학기상 증착법으로 금속막을 형성하여 상기 개구부를 채우는 단계; 및Filling the openings by forming a metal film on the semiconductor substrate by chemical vapor deposition; And 상기 금속막, 제2 베리어막 및 제1 베리어막을 상기 절연막이 노출될 때까지 평탄화하여 배선을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.And forming a wiring by planarizing the metal film, the second barrier film, and the first barrier film until the insulating film is exposed. 제 1항에 있어서,The method of claim 1, 상기 금속막은 상기 제1 베리어막 상의 제1 부분 및 상기 제2 베리어막 상의 제2 부분을 갖되, 상기 제1 부분의 증착율은 상기 제2 부분의 증착율보다 높은 반도체 장치의 형성 방법.And the metal film has a first portion on the first barrier film and a second portion on the second barrier film, wherein a deposition rate of the first portion is higher than a deposition rate of the second portion. 제 1항에 있어서,The method of claim 1, 상기 제1 베리어막의 일부를 노출하는 단계는 개구부의 하부측벽과 바닥면이 만나는 모서리부분의 상기 제1 베리어막을 노출하는 것을 포함하는 반도체 장치의 형성 방법.Exposing a portion of the first barrier film comprises exposing the first barrier film at an edge where the lower side wall and the bottom surface of the opening meet. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 베리어막들은 티탄늄질화막을 포함하는 반도체 장치의 형성 방법.And the first and second barrier films comprise a titanium nitride film. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 알루미늄막으로 형성되는 반도체 장치의 형성 방법.And the metal film is formed of an aluminum film. 제 1항에 있어서, The method of claim 1, 반도체 기판 상에 개구부를 갖는 절연막을 형성하는 단계는: Forming an insulating film having an opening on the semiconductor substrate is: 상기 반도체 기판 상에 제1 및 제2 층간 절연막들을 차례로 형성하는 단계; Sequentially forming first and second interlayer insulating films on the semiconductor substrate; 상기 제2 및 제1 층간 절연막들을 연속적으로 패터닝하여 개구부를 형성하는 단계; 및Successively patterning the second and first interlayer insulating films to form openings; And 상기 개구부를 갖는 반도체 기판에 등방성 식각을 수행하여 상기 개구부의 아랫부분에 언더컷 영역을 형성하는 단계를 포함하는 반도체 장치의 형성 방법. Forming an undercut region in a lower portion of the opening by isotropic etching the semiconductor substrate having the opening. 제 6항에 있어서,The method of claim 6, 상기 언더컷 영역을 형성하는 단계는 상기 제2 층간 절연막보다 상기 제1 층간 절연막을 빠르게 식각하는 것을 포함하는 반도체 장치의 형성 방법.And forming the undercut region comprises etching the first interlayer insulating layer faster than the second interlayer insulating layer. 제 1항 또는 제 6항에 있어서,The method according to claim 1 or 6, 상기 제1 베리어막의 일부를 노출하는 단계는 개구부의 언더컷 영역의 하부측벽과 바닥면이 만나는 모서리부분의 상기 제1 베리어막을 노출하는 것을 포함하는 반도체 장치의 형성 방법.And exposing a portion of the first barrier film comprises exposing the first barrier film at a corner where the bottom side wall and the bottom surface of the undercut region of the opening meet.
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