KR20080000208A - Liquid crystal display and manufacturing method therof - Google Patents

Liquid crystal display and manufacturing method therof

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KR20080000208A
KR20080000208A KR1020060057808A KR20060057808A KR20080000208A KR 20080000208 A KR20080000208 A KR 20080000208A KR 1020060057808 A KR1020060057808 A KR 1020060057808A KR 20060057808 A KR20060057808 A KR 20060057808A KR 20080000208 A KR20080000208 A KR 20080000208A
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허용구
어기한
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박용한
정민경
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삼성전자주식회사
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Abstract

An LCD and a fabrication method thereof are provided to reduce a defect of crosstalk by forming a first light blocking line overlapping a data line and a pixel electrode on a TFT substrate and a second light blocking line connecting the first light blocking lines. A gate line(20) and a data line(40) define a pixel area. A pixel electrode(60) is formed in the pixel area. A first light blocking line(80a) overlaps the data line. A second light blocking line(80b) is connected to the first light blocking line and is formed in parallel with the gate line. A storage line(50) is separated from the first light blocking line, and is formed parallel with the gate line. A first connection line(82a) connects one set of ends of the second light blocking lines. A second connection line(82b) connects other set of ends of the second light blocking lines.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEROF}Liquid crystal display and its manufacturing method {LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEROF}

도 1은 종래의 화소전극 및 데이터 라인 각각과 광차단막 사이에 형성된 캐패시터들을 나타내는 도면이다.1 is a view illustrating capacitors formed between each of a pixel electrode and a data line and a light blocking layer according to the related art.

도 2는 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이다.2 is a plan view showing a thin film transistor substrate according to the present invention.

도 3은 도 1에 도시된 Ⅰ-Ⅰ'선을 따라 절단한 단면을 나타내는 단면도이다.3 is a cross-sectional view illustrating a cross section taken along the line II ′ of FIG. 1.

도 4는 본 발명에 따른 제 1 및 제 2 연결라인과 제 1 및 제 2 광차단 라인을 적용한 박막트랜지스터 기판을 나타내는 평면도이다.4 is a plan view illustrating a thin film transistor substrate to which the first and second connection lines and the first and second light blocking lines according to the present invention are applied.

도 5a 내지 도 5e는 본 발명에 따른 박막 트랜지스터의 제조방법을 나타내는 단면도들이다.5A to 5E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present invention.

<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

3, 40 : 데이터 라인 4a, 4b, 60 : 화소전극3, 40 data line 4a, 4b, 60 pixel electrode

5, 80a, 80b : 광차단 라인 6, 7, 8 : 캐패시터 전극5, 80a, 80b: light blocking lines 6, 7, 8: capacitor electrode

10 : 기판 20 : 게이트 라인10: substrate 20: gate line

22 : 소스 전극 24 : 게이트 전극22: source electrode 24: gate electrode

26 : 드레인 전극 28 : 콘택홀26 drain electrode 28 contact hole

30 : 게이트 절연막 32 : 보호막30 gate insulating film 32 protective film

34 : 활성층 36 : 오믹접촉층34: active layer 36: ohmic contact layer

82a, 82b : 연결 라인82a, 82b: connection line

본 발명은 액정표시장치에 관한 것으로, 특히 소비 전력과 크로스 토크를 줄일 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a method of manufacturing the same that can reduce power consumption and cross talk.

일반적으로, 액정표시장치(Liquid Crystal Display : LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호를 따라 광투과율을 조절함으로써 화상을 표시하게 된다. In general, a liquid crystal display (LCD) displays an image by adjusting light transmittance of each of the liquid crystal cells arranged in a matrix form on the liquid crystal panel according to a video signal.

이에 따라, 유전율 이방성을 갖는 액정이 그 전압 차에 따라 회전하여 백라이트로부터 입사된 광의 투과율을 가변시키게 된다. 이때, 게이트 라인 및 데이터 라인 영역에 빛샘을 방지하기 위해 블랙매트릭스 역할을 하는 광차단 라인이 화소전극이 형성된 영역과 오버랩되게 형성된다. 이러한 구조는 수직 크로스 토크(Vertical Cross Talk) 불량이 발생한다. Accordingly, the liquid crystal having the dielectric anisotropy rotates in accordance with the voltage difference to change the transmittance of the light incident from the backlight. In this case, in order to prevent light leakage in the gate line and data line regions, a light blocking line serving as a black matrix is formed to overlap the region where the pixel electrode is formed. This structure causes a vertical cross talk failure.

도 1은 제 1 및 제 2 화소 전극(4a, 4b)과, 데이터 라인(3) 각각과 광차단 라인(5) 사이에 형성된 캐패시터(6, 7, 8)들을 나타내는 도면이다. FIG. 1 is a diagram showing the capacitors 6, 7, 8 formed between the first and second pixel electrodes 4a, 4b, and each of the data lines 3 and the light blocking line 5. As shown in FIG.

도 1에 도시된 커패시터(6, 7, 8)는 1 화소 전극(4a)과 광차단 라인(5)이 중첩됨으로써 형성되는 제 1 캐패시터(6)와, 제 2 화소전극(4b)과 광차단 라인(5)이 중첩됨으로써 형성되는 제 3 캐패시터(8)와, 데이터 라인(3)과 광차단 라인(5)이 중첩됨으로써 형성되는 제 2 캐태시터(7)로 구비된다.The capacitors 6, 7 and 8 shown in FIG. 1 include a first capacitor 6 formed by overlapping one pixel electrode 4a and a light blocking line 5, and a second pixel electrode 4b and light blocking. A third capacitor 8 formed by overlapping the lines 5 and a second capacitor 7 formed by overlapping the data line 3 and the light blocking line 5 are provided.

여기서, 광차단 라인(3)은 제 1 및 제 2 화소 전극(4a, 4b)과, 데이터 라인(3)이 중첩되게 형성된다. 이때, 데이터 라인(3)의 캐패시터(7)는 데이터 전압에 따라 광차단 라인(5)에 걸리는 전압을 스윙시킨다. 이에 따라, 광차단 라인(5)과 중첩됨으로써 형성된 캐패시터(6, 8)들에 의해 제 1 및 제 2 화소 전극(4a, 4b)도 스윙하게 된다.Here, the light blocking line 3 is formed such that the first and second pixel electrodes 4a and 4b overlap the data line 3. At this time, the capacitor 7 of the data line 3 swings the voltage applied to the light blocking line 5 according to the data voltage. Accordingly, the first and second pixel electrodes 4a and 4b are also swinged by the capacitors 6 and 8 formed by overlapping the light blocking line 5.

또한, 전압의 스윙에 따라 데이터 전압에 고전압이 걸리게 되면 제 1 및 제 2 화소 전극(4a, 4b)의 전압도 올라가게 됨으로써 수직 크로스 토크가 발생하게 된다. In addition, when a high voltage is applied to the data voltage according to the swing of the voltage, the voltages of the first and second pixel electrodes 4a and 4b also increase, thereby generating vertical crosstalk.

따라서, 본 발명이 이루고자 하는 기술적 과제는 소비 전력과 크로스 토크를 줄일 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same that can reduce power consumption and cross talk.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정표시장치는 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 화소 영역에 형성된 화소전 극과; 상기 데이터 라인과 중첩되게 형성된 제 1 광차단 라인과; 각각의 상기 제 1 광차단 라인과 연결되게 형성되며, 게이트 라인과 나란하게 형성된 제 2 광차단 라인을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a liquid crystal display according to the present invention includes a gate line and a data line defining a pixel region; A pixel electrode formed in the pixel region; A first light blocking line formed to overlap the data line; It is formed to be connected to each of the first light blocking line, characterized in that it comprises a second light blocking line formed in parallel with the gate line.

상기 제 1 광차단 라인과 분리되며 상기 게이트 라인과 나란하게 형성된 스토리지 라인을 더 포함하는 것을 특징으로 한다.And a storage line separated from the first light blocking line and formed to be parallel to the gate line.

상기 제 2 광차단 라인 각각의 일측단을 연결하는 제 1 연결 라인과; 상기 제 2 광차단 라인 각각의 타측단을 연결하는 제 2 연결 라인을 추가로 포함하는 것을 특징으로 한다.A first connection line connecting one end of each of the second light blocking lines; And a second connection line connecting the other end of each of the second light blocking lines.

여기서, 상기 제 1 광차단 라인은 상기 화소전극의 좌우측부와 중첩되게 형성되며, 상기 제 2 광차단 라인은 상기 화소전극의 상측부와 중첩되게 형성되는 것을 특징으로 한다.The first light blocking line is formed to overlap the left and right sides of the pixel electrode, and the second light blocking line is formed to overlap the upper side of the pixel electrode.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정표시장치의 제조방법은 게이트라인, 상기 게이트라인과 나란한 제 1 광차단 라인, 상기 제 1 광차단 라인과 수직하게 접속된 제 2 광차단 라인을 형성하는 단계와; 상기 게이트 라인과 상기 제 1 및 제 2 광차단 라인을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 제 1 광차단 라인과 중첩된 데이터 라인을 형성하는 단계와; 상기 데이터 라인을 덮도록 보호막을 형성하는 단계와; 상기 보호막 상에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a liquid crystal display according to the present invention includes a gate line, a first light blocking line parallel to the gate line, and a second light blocking line vertically connected to the first light blocking line. Forming; Forming a gate insulating film covering the gate line and the first and second light blocking lines; Forming a data line overlapping the first light blocking line on the gate insulating layer; Forming a passivation layer to cover the data line; And forming a pixel electrode on the passivation layer.

여기서, 상기 제 2 광차단 라인 각각의 일측단을 연결하는 제 1 연결 라인을 형성하는 단계와; 상기 제 2 광차단 라인 각각의 타측단을 연결하는 제 2 연결 라 인을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다. Forming a first connection line connecting one end of each of the second light blocking lines; The method may further include forming a second connection line connecting the other end of each of the second light blocking lines.

또한, 상기 제 1 광차단 라인은 상기 화소전극 좌우측부와 일부 중첩되게 형성되며, 상기 제 2 광차단 라인은 화소전극 상측부와 일부 중첩되게 형성되는 것을 특징으로 한다.The first light blocking line may partially overlap the left and right sides of the pixel electrode, and the second light blocking line may partially overlap the upper side of the pixel electrode.

상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부도면을 참조하여 본 발명의 바람직한 실시예에 대한 설명을 통해 명백하게 드러나게 될 것이다.Other technical problems and advantages of the present invention in addition to the above technical problem will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시예를 도 2 내지 도5e를 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 5E.

도 2는 본 발명에 따른 박막 트랜지스터 기판을 나타내는 평면도이며, 도 3은 도 1에 도시된 Ⅰ-Ⅰ' 선을 따라 절단한 단면을 나타내는 단면도이다.2 is a plan view illustrating a thin film transistor substrate according to the present invention, and FIG. 3 is a cross-sectional view illustrating a cross section taken along line II ′ of FIG. 1.

도 2 및 도 3을 참조하면, 본 발명에 따른 액정표시장치는 화소영역을 정의하는 게이트 라인(20) 및 데이터 라인(40)과, 화소영역에 형성된 화소전극(60)과, 게이트 라인(20) 및 데이터 라인(40)과 화소전극(60) 사이에 접속된 박막트랜지스터와, 데이터 라인(40)과 중첩되게 형성된 제 1 광차단 라인(80a)과, 각각의 제 1 광차단 라인(80a)을 연결시키는 제 2 광차단 라인(80b)과, 게이트 라인(40)과 나란하게 형성되며 스토리지 전압을 공급하는 스토리지 라인(50)을 포함한다.2 and 3, the liquid crystal display according to the present invention includes a gate line 20 and a data line 40 defining a pixel region, a pixel electrode 60 formed in the pixel region, and a gate line 20. And a thin film transistor connected between the data line 40 and the pixel electrode 60, the first light blocking line 80a formed to overlap the data line 40, and each of the first light blocking lines 80a. And a second light blocking line 80b for connecting the first light blocking line 80b and a storage line 50 that is formed in parallel with the gate line 40 to supply a storage voltage.

박막트랜지스터는 게이트 라인(20)에 공급되는 스캔 신호에 응답하여 데이터 라인(40)과 공급되는 데이터 신호를 화소전극(60)으로 공급한다. 이를 위하여, 박막트랜지스터는 게이트 라인(20)과 접속된 게이트 전극(24), 데이터 라인(40)과 접 속된 소스 전극(22), 소스 전극(22)과 마주하며 화소전극(60)과 접속된 드레인 전극(26)과, 게이트 절연막(30)을 사이에 두고 게이트 전극(24)과 중첩되어 소스 전극(22)과 드레인 전극(26) 사이에 채널을 형성하는 활성층(34), 소스 전극(22) 및 드레인 전극(26)과의 오믹 접촉을 위하여 활성층(34) 상에 형성된 오믹접촉층(36)으로 구비된다.The thin film transistor supplies the data line 40 and the supplied data signal to the pixel electrode 60 in response to the scan signal supplied to the gate line 20. To this end, the thin film transistor is connected to the gate electrode 24 connected to the gate line 20, the source electrode 22 connected to the data line 40, and the source electrode 22 and connected to the pixel electrode 60. The active layer 34 and the source electrode 22 overlapping the gate electrode 24 with the drain electrode 26 and the gate insulating film 30 interposed therebetween to form a channel between the source electrode 22 and the drain electrode 26. ) And an ohmic contact layer 36 formed on the active layer 34 for ohmic contact with the drain electrode 26.

게이트 라인(20)과 데이터 라인(40)의 교차로 정의된 화소 영역에는 화소전극(60)이 형성되고, 화소전극(60)은 보호막(32)을 관통하는 콘택홀(28)을 통해 박막 트랜지스터의 드레인 전극(26)과 접속된다. 또한, 화소전극(60)은 보호막(32)을 사이에 두고 좌우측부가 제 1 광차단 라인(80a)과 일부 중첩되도록 형성되며, 상측부가 제 2 광차단 라인(80b)과 일부 중첩되도록 형성된다. 화소전극(60)과 중첩된 제 1 광차단 라인(80a)에 의해 데이터 라인(40)과 화소전극(60) 사이에서 발생하는 빛샘을 방지하게 된다. 화소전극(60)은 박막 트랜지스터로부터 공급된 데이터 신호를 충전하여 상부기판(10)에 형성되는 공통전극과 전위차를 발생시키게 된다. 이 전위차에 의해 컬러필터가 형성된 상부기판(10)과 박막 트랜지스터가 형성된 하부기판(10)에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 광원으로부터 화소전극(60)을 경유하여 입사되는 광량을 조절하여 상부 기판(10)쪽으로 투과시키게 된다.The pixel electrode 60 is formed in the pixel region defined by the intersection of the gate line 20 and the data line 40, and the pixel electrode 60 is formed through the contact hole 28 passing through the passivation layer 32. It is connected to the drain electrode 26. The pixel electrode 60 is formed to partially overlap the first light blocking line 80a with the passivation layer 32 interposed therebetween, and the upper part of the pixel electrode 60 to partially overlap the second light blocking line 80b. The first light blocking line 80a overlapped with the pixel electrode 60 prevents light leakage between the data line 40 and the pixel electrode 60. The pixel electrode 60 charges the data signal supplied from the thin film transistor to generate a potential difference with the common electrode formed on the upper substrate 10. Due to the potential difference, the liquid crystal positioned on the upper substrate 10 having the color filter and the lower substrate 10 having the thin film transistor is rotated by dielectric anisotropy, and the amount of light incident from the light source via the pixel electrode 60 is adjusted. To be transmitted toward the upper substrate 10.

제 1 광차단 라인(80a)은 데이터 라인(40)과 일부 중첩되게 형성되며, 데이터 라인(40)의 폭보다 넓게 형성하여 화소전극(60) 좌우측부와 일부 중첩되도록 형성됨으로써 데이터 라인(40)과 화소전극(60) 사이에서의 빛샘을 차단한다. 이러 한, 제 1 광차단 라인(80a)은 게이트 금속 패턴과 동일한 금속층으로 형성한다.The first light blocking line 80a is formed to partially overlap the data line 40, and is formed to be wider than the width of the data line 40 so that the first light blocking line 80a partially overlaps the left and right sides of the pixel electrode 60. Light leakage between the and pixel electrodes 60 is blocked. The first light blocking line 80a is formed of the same metal layer as the gate metal pattern.

이러한, 제 1 광차단 라인(80a)은 종래에 스토리지 라인(50)과 전기적으로 연결됨으로써 제 1 광차단 라인(80a)으로도 스토리지 전압이 인가되어 소비전력이 증가한다. 반면에 본 발명에 따른 제 1 광차단 라인(80a)은 스토리지 라인(50)과 분리되게 형성되며, 스토리지 전압은 스토리지 라인(50)에만 인가됨으로써 종래보다 소비 전력이 감소한다.Since the first light blocking line 80a is electrically connected to the storage line 50 in the related art, a storage voltage is also applied to the first light blocking line 80a to increase power consumption. On the other hand, the first light blocking line 80a according to the present invention is formed to be separated from the storage line 50, and the storage voltage is applied only to the storage line 50, thereby reducing power consumption compared with the conventional art.

제 2 광차단 라인(80b)은 제 1 광차단 라인(80a)과 교차되게 형성되며, 화소전극의 상측부와 일부 중첩되도록 형성된다. 이러한 제 1 광차단 라인(80a)은 데이터 신호가 스윙하는 영역과 스윙하지 않는 영역 간에 크로스 토크 발생을 줄일 수 있으며, 게이트 라인(20)과 화소전극(60) 사이에서의 빛샘을 차단한다. 제 2 광차단 라인(80b)은 게이트 금속 패턴과 동일한 금속층으로 형성한다. 또한, 제 2 광차단 라인(80b)은 적어도 하나 이상으로 구성된다. The second light blocking line 80b is formed to cross the first light blocking line 80a and partially overlaps the upper portion of the pixel electrode. The first light blocking line 80a may reduce cross talk between the area where the data signal swings and the area that does not swing, and blocks light leakage between the gate line 20 and the pixel electrode 60. The second light blocking line 80b is formed of the same metal layer as the gate metal pattern. In addition, the second light blocking line 80b includes at least one.

도 4에 도시된 바와 같이 본 발명에 따른 액정표시장치는 각 화소 영역마다 형성된 제 2 광차단 라인(80b)의 일측을 연결하는 제 1 연결 라인(82a)과, 제 2 광차단 라인(80b)의 타측을 연결하는 제 2 연결 라인(82b)을 가진다. 여기서, 제 2 광차단 라인(80b)은 일정 영역에서 높게 걸리는 데이터 전압에 따라 제 1 및 제 2 광차단 라인(80a, 80b)에 걸리는 전압을 스윙을 시킨다. 이에 따라, 제 1 및 제2 광차단 라인들은 픽셀단위로 연결시킴으로써 스윙의 폭을 줄일 수 있다. 여기서, 제 1 및 제 2 연결 라인(82a, 82b)은 제 1 및 제 2 광차단 라인(80a, 80b)과 같은 재질로 형성되며, 빛샘을 방지하며 수평 크로스 토크를 줄일 수 있다.As shown in FIG. 4, the liquid crystal display according to the present invention includes a first connection line 82a and a second light blocking line 80b connecting one side of a second light blocking line 80b formed in each pixel area. It has a second connection line 82b for connecting the other side of the. Here, the second light blocking line 80b swings the voltages applied to the first and second light blocking lines 80a and 80b according to a data voltage high in a predetermined region. Accordingly, the width of the swing can be reduced by connecting the first and second light blocking lines in units of pixels. Here, the first and second connection lines 82a and 82b may be formed of the same material as the first and second light blocking lines 80a and 80b, and may prevent light leakage and reduce horizontal crosstalk.

스토리지 캐패시터는 공통전극과 화소전극(60) 사이에 형성된 액정으로 이루어진 액정 셀이 박막 트랜지스터가 턴오프(Turn-off)되어도 전압이 유지하도록 한다. 이 스토리지 캐패시터는 화소전극(60)과 접속된 드레인 전극(26)과 스토리지 라인(50)이 게이트 절연막(30)을 사이에 두고 중첩됨으로써 형성된다. 여기서 스토리지 라인(50)은 게이트 라인(20)과 나란하게 형성되며, 스토리지 전압을 공급한다. 이러한 스토리지 라인(50)은 게이트 금속 패턴과 동일한 금속층으로 형성된다.The storage capacitor maintains the voltage even when the thin film transistor is turned off in the liquid crystal cell formed of the liquid crystal formed between the common electrode and the pixel electrode 60. The storage capacitor is formed by overlapping the drain electrode 26 and the storage line 50 connected to the pixel electrode 60 with the gate insulating film 30 interposed therebetween. The storage line 50 is formed in parallel with the gate line 20 and supplies a storage voltage. The storage line 50 is formed of the same metal layer as the gate metal pattern.

여기서, 본 발명에 따른 액정표시장치는 보호막이 유기막으로 형성됨으로써 고개구율을 이룰 수 있다.In the liquid crystal display according to the present invention, the protective film is formed of an organic film, thereby achieving a high opening ratio.

도 5a 내지 도 5e는 본 발명에 따른 박막 트랜지스터의 제조방법을 나타내는 단면도들이다.5A to 5E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present invention.

도 5a를 참조하면, 기판(10) 상에 게이트 전극(24) 및 스토리지라인(50)과, 제 1 광차단 라인(80a) 및 제 2 광차단 라인(80b)과, 게이트 라인(20)을 포함하는 게이트 금속 패턴이 형성된다.Referring to FIG. 5A, the gate electrode 24 and the storage line 50, the first light blocking line 80a and the second light blocking line 80b, and the gate line 20 are disposed on the substrate 10. A gate metal pattern is formed.

구체적으로, 유리 등의 기판(10) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용된다. 이어서, 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층이 패터닝됨으로써 게이트 전극(24)과, 스토리지 라인(50)과, 제 1 및 제 2 광차단 라인(80a, 80b)과 게이트 라인(20)이 형성된다. Specifically, a gate metal layer is formed on a substrate 10 such as glass through a deposition method such as a sputtering method. The gate metal layer is used in which molybdenum (Mo), aluminum (Al), chromium (Cr), and the like, and alloys thereof are stacked in a single layer or a multilayer structure. Subsequently, the gate metal layer is patterned through a photolithography process and an etching process using a mask to form the gate electrode 24, the storage line 50, the first and second light blocking lines 80a and 80b, and the gate line 20. ) Is formed.

도 5b를 참조하면, 게이트 금속 패턴이 형성된 기판(10) 상에 게이트 절연막(30)과 활성층(34) 및 오믹 콘택층(36)이 형성된다.  Referring to FIG. 5B, the gate insulating layer 30, the active layer 34, and the ohmic contact layer 36 are formed on the substrate 10 on which the gate metal pattern is formed.

구체적으로, 게이트 금속 패턴이 형성된 기판(10) 상에 무기 절연물질을 도포하여 게이트 절연막(30)이 형성된다. 그 게이트 절연막(30) 상에 a-Si층과 n+형 a-Si층을 순차적으로 증착한 뒤 동시에 포토리소그래피 공정 및 식각 공정을 통해 패터닝 됨으로써 활성층(34) 및 오믹 콘택층(36)이 형성된다.Specifically, the gate insulating layer 30 is formed by applying an inorganic insulating material on the substrate 10 on which the gate metal pattern is formed. The active layer 34 and the ohmic contact layer 36 are formed by sequentially depositing an a-Si layer and an n + type a-Si layer on the gate insulating layer 30 and patterning the same through a photolithography process and an etching process. .

도 5c를 참조하면, 활성층(34) 및 오믹 콘택층(36)이 형성된 게이트 절연막(30) 상에 소스/ 드레인 전극(22, 26)과 데이터 라인(40)이 형성된다.Referring to FIG. 5C, source / drain electrodes 22 and 26 and data lines 40 are formed on the gate insulating layer 30 on which the active layer 34 and the ohmic contact layer 36 are formed.

구체적으로, 활성층(34) 및 오믹 콘택층(36)이 형성된 게이트 절연막(30) 상에 소스/ 드레인 금속패턴을 스퍼터링 방법으로 증착시킨 뒤 포토리소그래피 공정 및 식각 공정을 통해 소스/ 드레인 전극(22, 26)을 포함하는 소스/ 드레인 금속 패턴이 형성된다. 이때, 소스/ 드레인 금속패턴을 마스크를 이용한 식각공정을 통해 노출된 오믹 콘택층(36)이 식각됨으로써 활성층(34)이 노출된다.Specifically, a source / drain metal pattern is deposited on the gate insulating layer 30 on which the active layer 34 and the ohmic contact layer 36 are formed by a sputtering method, and then the source / drain electrodes 22, A source / drain metal pattern comprising 26 is formed. In this case, the active layer 34 is exposed by etching the ohmic contact layer 36 exposed through the etching process using the source / drain metal pattern as a mask.

도 5d를 참조하면, 소스/ 드레인 금속패턴이 형성된 기판(10) 상에 보호막(32)이 형성된다.Referring to FIG. 5D, a passivation layer 32 is formed on the substrate 10 on which the source / drain metal pattern is formed.

구체적으로, 소스/ 드레인 금속 패턴이 형성된 게이트 절연막(30) 상에 PECVD등의 증착 방법으로 유기 물질을 증착시킨 후 포토리소그래피 공정 및 식각 공정을 통해 패터닝됨으로써 드레인 전극(20)을 노출시키는 콘택홀(28) 가지는 보호막(32)이 형성된다. 여기서, 보호막(32)은 아크릴 수지 등의 유기 절연 물질이 이용된다.Specifically, a contact hole exposing the drain electrode 20 by depositing an organic material on the gate insulating layer 30 on which the source / drain metal pattern is formed by a deposition method such as PECVD and patterning through a photolithography process and an etching process ( 28, the protective film 32 is formed. Here, as the protective film 32, an organic insulating material such as an acrylic resin is used.

도 5e를 참조하면, 보호막(32) 상에 화소전극(60)이 형성된다.Referring to FIG. 5E, the pixel electrode 60 is formed on the passivation layer 32.

구체적으로, 보호막(32) 상에 콘택홀(28)을 통해 드레인 전극(20)과 접속되게 화소전극(60)이 형성된다. 이러한 화소전극(60)은 보호막(32) 상에 투명 도전 물질을 스퍼터링 등과 같은 증착 방법으로 도포한 후 포토리소그래피 공정 및 식각 공정을 통해 패터닝함으로써 화소 영역에 형성되고 콘택홀(28)을 통해 드레인 전극(20)과 접속된다. 이때 화소전극(60)의 좌우측부에는 제 1 광차단 라인(80a)가 일부 중첩되게 형성되며, 상측부에는 일부 중첩되게 제 2 광차단 라인(80b)이 형성된다. 여기서, 투명 도전 물질은 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 등을 이용한다.In detail, the pixel electrode 60 is formed on the passivation layer 32 to be connected to the drain electrode 20 through the contact hole 28. The pixel electrode 60 is formed in the pixel region by applying a transparent conductive material on the passivation layer 32 by a deposition method such as sputtering, and then patterning it through a photolithography process and an etching process, and the drain electrode through the contact hole 28. It is connected with 20. In this case, the first light blocking line 80a is partially overlapped on the left and right sides of the pixel electrode 60, and the second light blocking line 80b is formed on the upper side to partially overlap. Herein, indium tin oxide (ITO) and indium zinc oxide (IZO) may be used as the transparent conductive material.

이와 같이, 본 발명에 따른 액정 패널의 박막 트랜지스터 기판(10)은 제 1 및 제 2 광차단 라인(80b)을 이용하여 소비전력과 크로스 토크 발생을 줄일 수 있는 박막 트랜지스터 기판을 제조할 수 있다.As described above, the thin film transistor substrate 10 of the liquid crystal panel according to the present invention may use the first and second light blocking lines 80b to manufacture a thin film transistor substrate capable of reducing power consumption and cross talk.

상술한 바와 같이 본 발명에 따른 액정표시장치 및 그 제조방법은 박막트랜지스터 기판 상에 데이터 라인과 화소전극에 중첩되게 제 1 광차단 라인을 형성하며, 각각의 제 1 광차단 라인을 연결시키는 제 2 광차단 라인을 구비하여 크로스 토크의 불량을 줄일 수 있다. As described above, the liquid crystal display device and the method of manufacturing the same according to the present invention form a first light blocking line overlapping the data line and the pixel electrode on the thin film transistor substrate and connect each first light blocking line to each other. Light blocking lines can be provided to reduce crosstalk defects.

또한, 제 2 광차단 라인은 제 1 및 제 2 연결 라인을 통해 스토리지 라인과 플로팅하게 연결된다. 이에 따라 데이터 라인과 스토리지 라인과 구분되어 형성되 어 면적을 줄임으로써 소비 전력을 줄이며, 일부 영역에서 높게 걸리는 데이터 전압에 영향이 줄어들면서 크로스 토크를 줄일 수 있다. The second light blocking line is also connected to the storage line through the first and second connection lines. As a result, it is formed separately from the data line and the storage line, thereby reducing the power consumption by reducing the area, and reducing the cross talk while reducing the influence on the high data voltage in some areas.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the description of the specification but should be defined by the claims.

Claims (7)

화소 영역을 정의하는 게이트 라인 및 데이터 라인과;A gate line and a data line defining a pixel region; 상기 화소 영역에 형성된 화소전극과:A pixel electrode formed in the pixel region; 상기 데이터 라인과 중첩되게 형성된 제 1 광차단 라인과;A first light blocking line formed to overlap the data line; 각각의 상기 제 1 광차단 라인과 연결되게 형성되며, 게이트 라인과 나란하게 형성된 제 2 광차단 라인을 포함하는 것을 특징으로 하는 액정표시장치.And a second light blocking line formed to be connected to each of the first light blocking lines and parallel to the gate line. 제 1 항에 있어서,The method of claim 1, 상기 제 1 광차단 라인과 분리되며 상기 게이트 라인과 나란하게 형성된 스토리지 라인을 더 포함하는 것을 특징으로 하는 액정표시장치.And a storage line separated from the first light blocking line and parallel to the gate line. 제 1 항에 있어서,The method of claim 1, 상기 제 2 광차단 라인 각각의 일측단을 연결하는 제 1 연결 라인과;A first connection line connecting one end of each of the second light blocking lines; 상기 제 2 광차단 라인 각각의 타측단을 연결하는 제 2 연결 라인을 추가로 포함하는 것을 특징으로 하는 액정표시장치.And a second connection line connecting the other end of each of the second light blocking lines. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 광차단 라인은 상기 화소전극의 좌우측부와 중첩되게 형성되며, 상기 제 2 광차단 라인은 상기 화소전극의 상측부와 중첩되게 형성되는 것을 특징 으로 하는 액정표시장치.And the first light blocking line overlaps the left and right sides of the pixel electrode, and the second light blocking line overlaps the upper side of the pixel electrode. 게이트라인, 상기 게이트라인과 나란한 제 1 광차단 라인, 상기 제 1 광차단 라인과 수직하게 접속된 제 2 광차단 라인을 형성하는 단계와;Forming a gate line, a first light blocking line parallel to the gate line, and a second light blocking line vertically connected to the first light blocking line; 상기 게이트 라인과 상기 제 1 및 제 2 광차단 라인을 덮도록 게이트 절연막을 형성하는 단계와;Forming a gate insulating film covering the gate line and the first and second light blocking lines; 상기 게이트 절연막 상에 상기 제 1 광차단 라인과 중첩된 데이터 라인을 형성하는 단계와;Forming a data line overlapping the first light blocking line on the gate insulating layer; 상기 데이터 라인을 덮도록 보호막을 형성하는 단계와;Forming a passivation layer to cover the data line; 상기 보호막 상에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.Forming a pixel electrode on the passivation layer. 제 5 항에 있어서,The method of claim 5, 상기 제 2 광차단 라인 각각의 일측단을 연결하는 제 1 연결 라인을 형성하는 단계와;Forming a first connection line connecting one end of each of the second light blocking lines; 상기 제 2 광차단 라인 각각의 타측단을 연결하는 제 2 연결 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.And forming a second connection line connecting the other end of each of the second light blocking lines. 제 5 항에 있어서,The method of claim 5, 상기 제 1 광차단 라인은 상기 화소전극 좌우측부와 일부 중첩되게 형성되 며, 상기 제 2 광차단 라인은 화소전극 상측부와 일부 중첩되게 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.And the first light blocking line is partially overlapped with the left and right sides of the pixel electrode, and the second light blocking line is partially overlapped with the upper side of the pixel electrode.
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* Cited by examiner, † Cited by third party
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CN111413898A (en) * 2020-03-20 2020-07-14 青岛中加特电气股份有限公司 Latching bus triggering and inquiring equipment and method
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