KR20070107137A - 감소된 픽셀 크로스 토크를 구비한 이미지 센서 장치의제조방법 - Google Patents
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Abstract
조사광(1)을 그 세기에 따라 전류(i1, i2)로 변환하는 진공 증착 장치(vacuum deposition device)에서의 이미지 센서 소자(image sensor device)(5)의 제조방법에 있어서, 본 발명은 유전성의 절연 표면(insulating surface)상에 후면 전기 접촉(rear electrical contacts)으로서 전기 전도 패드(electrically conductingpads)(7a, 7b)의 매트릭스(matrix)를 증착시키는 단계 ; 실리콘 함유 가스가 미첨가된 도너 이송 가스(donor delivering gas)에 상기 패드를 구비한 상기 표면을 플라즈마(증진)에 노출(plasma assisted) 시키는 단계 ; 실리콘 이송 가스로부터 고유 실리콘 층(layer of intrinsic silicon)(15)을 증착시키는 단계 ; 도핑 층(doped layer)(17)을 증착하는 단계 ; 및 전면 접촉(front contact)으로서 상기 조사광(1)에 투명한 전기 전도층(electrically conductive layer)(19)을 설치하는 단계를 포함한다.
본 발명에 의한 이미지 센서 소자의 제조방법 및 이미지 센서 소자는 선행기술의 단점을 피할 수 있다. 본 발명에 의한 이미지 센서 소자는 우수한 저항 접촉, 낮은 암 전류, 픽셀 크로스 토크가 없고, 및 재현 가능한 제조공정을 가진다.
이미지 센서 소자, CMOS, 저항접촉, 암 전류, 픽셀 크로스 토크
Description
본 발명은 이미지 센서장치의 제조방법에 관한 것으로서, 더욱 상세하게는 방사 조도 세기(illuminating intensity of radiation)를 그 세기(intensity)에 따라 전류로 변환시키는 이미지 센서장치의 제조방법에 관한 것이다.
반도체 집적회로 구조의 서킷회로(a circuitry of an integrated-semiconductor-circuit-structure)를 포함하는 이미지 센서는 디지털 스틸 카메라, 휴대폰, 비디오 카메라, 마이크로센서 등의 응용분야에 사용된다.
이미지 센서 분야는 최근 두 개의 이미지 센서 기술인 CCD(charge coupled deviced) 및 CMOS(complementary metal oxide semiconductor)가 경쟁하고 있다. 상기 기술들에 의하면, 센서는 픽셀 어레이(arrays of pixels)로 구성된다. 각 픽셀들은 열 및 행으로 배치된다. 각 픽셀은 빛을 전하로 변환시키는 광센싱 소자(a light-sensing-device)를 포함한다. CMOS-기술에서, CMOS 회로는 인접한 광다이오드(photodiode)와 통합된다. 상기 통합된 회로가 개별 픽셀의 판독(readout)을 허용한다. 이에 반해, CCD-기술에서는 상기 전하가 라인별로, 픽셀에서 픽셀로 일반 판독 증폭기(common reading amplifier)로 전송된다.
최근 시장의 발전에 따라 이미지 센서의 고화소 및 저비용이 요구되고 있다. CMOS 이미지 센서 기술은 대량 생산의 잇점이 있어 부분적으로 낮은 가격으로 제공이 가능하다. 더 나아가, CMOS 공정 기술 진보에 따라 복합 기능이 각 픽셀에 부가될 수 있다. 이것으로 동일 표면적 상에 더 많은 픽셀의 집적을 유도하여 노이즈(noise)가 감소하고, 또한 감도(sensitivity)가 증가하게 되었다.
그러나, 종래의 CMOS-이미지-기술(CMOS-imaging-technology)은 한계가 있다. 사실상, 상기 회로에 인접한 광센서는 일반적으로 실리콘 기판에 삽입된 PN접합(pn-junction)으로 되어 있다. 상기 기판의 표면상에 쌓아 올려진(stacked) CMOS-회로에 대한 수 많은 메탈 레벨(metal-level)의 증가로 인해, 상기 접합이 딥-웰(deep-well)의 바닥에 위치된다. 광-컬러-크로스 토크(light-color-cross-talk)를 피하기 위해, 광 빔이 상기 대응 센서에 도달하도록 상기 웰-벽(well-wall)에 평행하게 포커스 되어야 한다. 마이크로렌즈와 같은 고가이며 복잡한 광학적 특징들이 최근에 개발되고 있다.
상기 문제를 극복하기 위한 하나의 방법은 상기 CMOS회로 위에 얇은 광 다이오드를 적층하는 것이다. 이러한 기술을 사용함으로써, 상기 컬러-크로스-토크 문제가 해결될 수 있고, 더 나아가 광 다이오드가 상기 센서-표면 면적(100% 필 계수(fill-factor))의 100%를 점유하여 향상된 감도를 이끌어내고, 심지어 픽셀-사이즈를 감소시킨다. 이런 소자에 대해 미국 특허 제6,501,065 B1(US 6,501,065 B1) ; 미국특허 제6,791,130 B2(US 6,791,130 B2) 및 국제공개 제02/50921(WO 02/50921)에 개시되어 있다.
상기 소자들의 큰 문제점 중의 하나가 인접 픽셀 사이에서 가능한 우수한 전기적 절연(electrical isolation) 상태가 되어야 한다는 것이다. 불량한 절연이 소위 픽셀-크로스-토크를 야기할 수 있다.
이러한 문제를 극복하기 위해, 상기 미국 특허 제6,501,065 B1에서는 바닥의 n-도핑 층(the bottom n-doped layer)이 증착된 후 및 고유층(intrinsic-layer)의 증착 전에 패턴되고 에칭될 수 있음을 개시하고 있다. 그러나, 상기 n-도핑 층과 상기 고유층 사이의 계면(interface)에서의 제어가 어렵다는 것이 단점이다. 사실상, n-도핑 층의 증착 후에 상기 반도체-회로 구조(semiconductor-circuit-structure)에 통합된 상기 기판이 상기 증착 시스템으로부터 대기압 상태로 제거되어야 한다. 이어서, 레지스트(resist)가 놓여지고(spanned) 패턴된다(patterned). 이어서, 상기 n-도핑 층이 건식 또는 습식으로 에칭되고, 최종적으로 상기 레지스트가 제거된다. 모든 이러한 공정이 고유 층의 증착 전에 비통제된 상기 층의 표면을 초래한다. 이러한 제어되지 못한 계면이 낮은 다이오드 감도(diode-sensitivity) 및 높은 암-전류(dark-current)를 야기할 수 있다.
미국특허 제6,791,130 B2는 두 개의 구조를 개시한다. 하나의 예를 살펴보면, 상기 미국특허 제6,791,130의 적층구조를 미국 특허 제6,501,065의 구조와 비교하면 p-타입의 바닥층으로 인해 역으로 되어 있다. 사실, p 타입 층이 원래 a-Si:H에 우수하게 도핑되지 못한다. 보론(boron)과 같은 p-타입 원자는 고유층으로 확산하는 것으로 알려져 있는데, 가장 뒤 늦게 증착됨에 따라 불량한 p-i 접합 및 다이오드 특성을 초래한다. 더 나아가, 상기 광 흡수가 상기 상부의 도핑 층에서 최소화되어야 하고, 여기서는 전기장이 도핑 영역에서 약해지므로 캐리어 재결합(carrier recombination)이 높다. 따라서, 상부에 n-도핑된 층을 가지는 것은 상기 광 흡수를 최소화하기 위해 탄소와 같은 전자를 결부시키는 것을 요구한다. 이것은 높은 암-전류(전자 주입(electron injection)) 및 불량한 저항접촉(ohmic contact)을 초래한다.
미국특허 제6,791,130 B2의 또 다른 구조는 바닥에 n-도핑된 층을 가지는데, 의도적으로 탄소를 첨가하여 n-도핑된 층을 저하시켰다. 상기 n-도핑된 층이 상기 캐리어(전자)의 집합을 저하시키는 불량한 저항접촉으로 기능한다. 더 나아가, 상기 다이오드가 역으로 바이어스(biased) 될 때, 소수 캐리어(정공)에 대한 불량한 장벽으로서 기능하여 높은 암-전류(상기 다이오드가 작동되지 않을 때 높은 노이즈(noise))를 초래한다.
유럽특허 EP 1344259에서는 다른 광 다이오드 스택(photodiode-stack)이 제안되었다. p-i-n 또는 n-i-p의 접합 대신 스콧티-i-p-구조(schottky-i-p-structure)가 제작되었다. a-Si:H를 구비한 스콧티-장벽을 형성하기 위해 적절한 페르미 준위(Fermi-level)를 가지는 크롬과 같은 금속이 선택되어야 한다는 단점이 있다. 상기 단점은 상기 스콧티 장벽의 성능이 금속/반도체 계면 상태에 매우 의존한다는 점이다. 패터닝 후 및 고유 층의 증착 전에 금속 표면을 잘 제어하거나 재현하는 하는 것이 용이하지 못하다.
본 발명의 목적은 상기 종래기술이 가지는 문제점을 극복할 수 있는 이미지 센서 소자를 제조하는 방법을 제공하는 것이다. 본 발명은 우수한 저항접촉, 낮은 암 전류, 픽셀-크로스 토크가 없고 및 쉽게 재현가능한 제조공정을 가지는 이미지 센서 소자에 관한 것이다.
상기 목적은 하기 단계를 포함하는 진공 증착상의 이미지 센서 소자를 제조하는 것에 의해 달성된다.
전기 전도 패드(electrically conducting pads)의 매트릭스(matrix)가 후면 전기 접촉(rear electrical contacts)으로서 절연 표면인 유전체(dielectric) 표면 상에 증착된다. 패드를 구비한 상기 표면을 실리콘 함유 가스가 첨가되지 않은 도너 이송 가스(donor delivering gas)에 플라즈마(증진)(plasma assisted) 노출(exposing)이 행하여 진다. 고유 실리콘 층(layer of intrinsic silicon)이 실리콘 이송 가스에 의해 증착된다. 이어서, p-도핑 층(p-doped layer)이 증착되고 투명 전기 전도층(transparent electrically conductive layer)이 전면 접촉(front-contact)으로서 배치된다.
상기 플라즈마(증진)에 노출되어 의해 초 박막 도핑 영역(ultra thin doped region)이 증착된다. 상기 박막 영역의 두께 및 상기 패드 사이의 거리를 의미하는 매트릭스 치수(matrix dimensions)는 상기 패드 및 아래에 기술된 광활성 박막 구조(photo-active-thin-film-structure) 사이의 저항접촉(ohmic contact)이 주어지면 선택될 수 있고, 다만 상기 패드 사이의 어떠한 전기 전도(electrical conduction)가 일어나지 않는다. 이러한 결과를 얻기 위해, 상기 인접 픽셀 사이의 거리(일반적으로 수 마이크론)가 이러한 초 박막 도핑 영역의 두께(전형적으로 1nm 내지 10nm)에 비교하여 매우 크다는 것이 고려되어야 한다. 상기 계면에서 측면 저항(lateral resistance)이 거의 영향을 받지 않는 반면, 상기 도핑 원자는 수직 저항접촉(vertical ohmic contact)을 개선시킨다.
상기 초박막 도핑 영역, 상기 고유 실리콘 층 및 도핑 층이 광활성 박막 구조(photo-active-thin-film-structure)를 형성하고, 각 패드는 하나의 전극이고, 상기 투명 전기 커버는 보호막이자 또 다른 전극이다. 이 광활성 박막 구조가 광 검출기(photo-detectors)의 독립적인 어레이이다. 그러나, 바람직하게는 이러한 광활성 박막 구조는 예를 들면 상기 배경기술의 CMOS-반도체-구조에서 언급한 증폭기와 같은 반도체 구조와 함께 기능할 수 있다.
본 발명의 방법은 CMOS-광 다이오드 용에 한정된 것은 아니다 ; 다른 반도체 구조에도 또한 적용 가능하다. 또한, 실리콘 함유 가스의 첨가 없이 도너 이송 가스에 표면을 플라즈마(증진)에 노출시키는 것이 초 박막 도핑 영역을 제조하기 위해 유일하게 사용할 수 있는 것이 아니다.
상기 플라즈마 노출된 도너 이송 가스가 도너로서 화학 주기율 표의 Ⅴ족 원소 또는 상기 원소를 가지는 화합물을 이송한다. 상기 화학 주기율 표상의 Ⅴ족원소는 질소, 인, 비소, 안티몬 및 비스무트들을 포함한다. 전형적으로, 앞의 두 개의 원소들이 사용된다. PH3와 같이 희석되지 않은 가스를 사용하거나, 아르곤(Ar) 또는 수소(H2)에 희석된 가스를 사용하면 우수한 결과를 얻을 수 있다. 또한 순수 또는 희석된 NH3가 사용될 수 있다. 바람직하게는 n-플라즈마 처리 시간이 1 내지 10분 동안 지속되는 것이 좋다. 사용된 고주파(radio-frequency power)(rf-power)가 광활성 박막 구조의 상기 층을 증착시키기 위한 고주파(the one)와 동일한 범위에 있다.
상기 광활성 박막 구조가 PECVD(plasma-enhanced chemical vapour) 기술에 의해 증착되고, 및 상기 투명 전기 전도층이 PVD(physical vapor deposition) 기술에 의해 증착된다. 특히, 상기 고유 실리콘 층, 및 도핑층, 바람직하게는 p-도핑된 층은 PECVD 기술로, 상기 투명 전도층은 PVD 기술로 증착된다. 상기 증착이 PECVD 및 PVD 반응기를 갖는 복합 장치(cluster tool) 내에서 상기 이미지 센서가 대기에 노출됨이 없이 행해진다. 상기 결합된 PECVD/PVD 반응기로는 예를 들면 어낵시스(Unaxis)사의 CLN 200이 있다. 상기 PECVD는 200 내지 400℃에서 사용된다.
상기 결합장치가 소위 복합구조(cluster-configuration)를 가지고, 중앙 처리 조정기(central handling-manipulator) 주변에 진공 밀봉 용기(vacuum-tight container) 내에 다른 작업장치(workstations)가 설치된다. 일반적으로, 대기압에서 둑(sluices)과 같은 하나 또는 두 개의 로드 락(load-lock)이 웨이퍼 공급을 위해 존재한다. 바람직하게는 상기 이미지 센서 소자가 8-인치 웨이퍼 상에서 제조되나, 상기 치수에 한정되는 것은 아니다. 상기 로드-락을 비운 후에 상기 조정기가 웨이퍼 중 하나를 잡아 선정된 작업장치로 이송한다. 이 작업 장치는 보통 특정 응용분야에 맞도록 변경된 단일 기판 스테이션(single-substrate-stations)이다. 상기 응용분야는 CVD, PVD, 가열 스테이션(heating-station), 냉각 스테이션( cooling-station), 측정 스테이션(measuring-station), RTP(급속 열처리(rapid thermal processing) 예를 들면 담금질) 등이 있다. 프로그램에 의해 제어되는 상기 웨이퍼는 상기 대응되는 스테이션을 통과하고 수 개의 공정 단계 후에 대기로 방출되기 위해 선정된 로드-락에 위치하게 된다.
이하의 상세한 설명 및 청구범위는 본 발명의 바람직한 구현예와 특징들의 결합을 제시한다.
본 발명의 특성, 목적 및 장점이 하기의 도면을 수반한 상세한 설명에 의해 당업자에게 보다 명확해 질 것이다.
도 1은 본 발명의 일구현예에 의해 제안된 반도체 회로의 적층구조에 대한 개략 단면도이다.
도 2는 본 발명의 바람직한 구현예의 전류 특성을 나타낸 그래프이다.
하기에 기재된 내용은 본 발명의 구체적인 구현예를 기술하기 위해 도면을 수반하여 제시된 것으로서 바람직한 일 구현예이다. 본 발명의 범위를 벗어나지 않는 범위 내에서 당업자에 의해 다른 구현예들이 사용되거나 절차적 또는 구조적인 변형이 이루어질 수 있음을 이해하여야 한다.
도 1은 조사광(1)을 그 세기에 따라 전류 i1 및 i2로 각각 변환시키는 이미지-센서를 나타낸다. 상기 이미지 센서 소자는 CMOS-반도체 구조(3) 및 광활성 박막 구조(a photoactive thin film-layer-structure)(5)로 만들어진 반도체 구조이다. 상기 광활성 박막 구조(5)는 CMOS-반도체 구조(3) 위에 증착된다. 상기 CMOS-반도체 구조(3)는 매트릭스 상에 배치된 전기 전도 패드에 의해 종결되고, 여기서, 도 1은 패드로서 배치된 상기 매트릭스의 단지 두 개의 패드(7a, 7b)만을 보여준다. 상기 패드(7a, 7b)들은 유전적으로(dielectrically) 절연된 층( isolating layer)(9)에 의해 전기적으로 고립되어 있다. 상기 유전층(9)이 상기 CMOS-회로(3)위에 적층되고, 상기 패드(7a, 7b)에 대한 전기적 접촉으로서 후면 전극(rear electrode)(11a, 11b)을 위하여 에칭된다. 상기 후면 전극(11a, 11b) 및 패드(7a, 7b)는 예를 들면 TiN, 크롬 또는 알루미늄이 될 수 있다.
제 1 공정 단계에서, 초 박막 도핑된 영역(13)이 만들어진다. 제 1 단계에서, 상기 패드(7a, 7b)를 포함하는 유전층(9)의 표면은 실리콘을 포함하는 가스가 미첨가된 도너 운반 가스(doner delivering gas)에 플라즈마(증진) 노출된다. 상기 플라즈마는 150 내지 350℃ 사이의 온도에서 PECVD-반응기의 RF 주파수(rf frequency)에 의해 발생한다. 상기 반응기의 압력은 0.1mbar 내지 10mbar이다. 상기 도너 운반 가스는 도너로서 화학 주기율표의 5족(group V)의 원소를 가진 원소 내지 적어도 이를 갖는 화합물을 운반한다. 바람직하게는 인, 질소가 사용될 수 있으며, 그러한 경우, 상기 사용가스가 PH3가 될 수 있다(Ar이나 H2에 의해 희석되거나 또는 희석 없이). 2%의 H2가스로 희석된 PH3-가스를 사용하고, 10초에서 10분의 공정시간, 10sccm(standard centimeter cube per minute) 내지 1000sccm의 유속을 가지는 경우 우수한 결과가 얻어진다.
초 박막 도핑 영역(ultra thin doped region)(13)의 두께 및 상기 패드 사이의 거리를 의미하는 매트릭스 치수는 상기 패드들과 아래에 기술된 광 활성 박막 구조 사이의 저항접촉이 주어지면 선택될 수 있으나, 상기 패드들 사이에 어떠한 전기 전도가 일어나지 않는다. 실험적인 물리적 및/또는 화학적 설명이 가능한데, 이것은 두 개의 인접한 패드들 사이의 거리-즉 전형적인 수 마이크론-가 일반적으로 1nm 내지 10nm 인 도핑 영역의 두께에 비교하면 매우 멀고, 계면에서의 측면 저항(lateral resistance)이 거의 영향을 받지 않는 반면, 상기 계면에서 도핑된 원자는 상기 수직 저항접촉(vertical ohmic contact)을 개선시키기 때문이다.
제 2 공정 단계에서는 상기 초 박막 도핑 영역(13) 상에 고유 층(intrinsic layer)(15)이 증착된다. 제 3 공정 단계에서는 도핑된 고유층(15) 상에 다른 층(17)이 증착되고, 제 4 공정 단계에서는 조사광에 투명한 전기 전도 최상부층(an electrically conductive top layer)(19)이 적층된다. 상기 영역(13) 및 상기 층(15, 17)을 구비한 광활성 박막 필름이 PECVD 기술에 의해 제조되고, PVD 기술에 의해 투명전기 전도층(19)이 제조된다. 이러한 공정에 있어서, 바람직하게는 상기에서 언급된 어낵시스(Unaxis)의 CLN200이 사용가능한데, 이것은 상기 이미지 센서의 제조가 주위 대기에 노출 없이도 가능하기 때문이다.
고유층(15)를 제조하기 위한 제 2 공정 단계에서는 비정질 실리콘, 마이크로 결정실리콘, 또는 다결정 실리콘이 기초 물질(basis)로 사용될 수 있다. 상기 고유(intrinsic)라는 표현은 상기 층(15)이 도핑되지 않았음을 의미한다. 상기 PECVD-공정이 150 내지 350℃, 0.1mbar 내지 10mbar의 압력의 SiH4 가스 흐름으로 작업하여 10nm 내지 1000nm, 바람직하게는 200nm 내지 1000nm의 층 두께를 얻을 수 있다. 이 두께는 일반적인 것이다. 광활성 박막 구조(5)의 양자 효율(quantum efficiency)-이것은 상기 입사 광(incident photons)(방사광(radiation))에 대해 발생된 전하 캐리어의 비를 의미한다-과 상기 패드(7a, 7b)의 노화 사이의 접점(compromise)이 적절한(right) 두께(thickness)를 형성한다. 너무 두꺼운 층(15)이 광활성 박막층 구조(5)의 빠른 노화를 유도할 수 있음에 반하여, 너무 얇은 층(15)은 광활성 박막 구조(5)의 양자 효율에 영향을 준다.
도핑된 층(17)을 제조하기 위한 제 3 공정 단계에서, 고유층(15)에서 사용된 동일한 기초 가스 흐름(SiH4)에 보론 도핑(boron doping)을 위해 10sccm 내지 500sccm의 유속으로 2%로 희석된 트리메틸보론-가스-플로우(trimethylboron-gas- flow)가 첨가된다는 차이가 있다. 상기 층(17)의 두께는 5 내지 50nm이다. 이러 한 제 3 공정 단계에서, 10sccm 내지 500sccm의 유속을 가진 CH4가 트리메틸 보론 가스의 첨가에 따라 부가될 수 있다. 상기 층(17)에서 광 흡수를 최소화하기 위해, 상기 CH4로부터 탄소가 p-층(17)에 첨가될 수 있고, 여기서 p-층(17)에서의 약한 전기장 때문에 전자-홀 재결합(electron-hole-recombination) 확률이 높다. 상기 층(17)의 전형적인 두께가 5nm 내지 50nm이고, 바람직하게는 10nm 내지 50nm이다.
고유층(15) 및 도핑 층(17)의 PECVD-기술에 의한 증착은 상기 영역(13)을 제조하기 위한 플라즈마(증진) 노출과 큰 차이가 있다. PECVD-기술을 사용하면, 층이 증착된다. 도핑된 층을 수용하기 위해, 실리콘 함유 가스가 도핑용 매치 가스(matched gas)와 함께 사용된다. 플라즈마의 도움으로 증착이 수용된다. 전기 에너지, 출발 가스의 가스 흐름 및 공정시간이 상기 층의 두께를 결정한다. 층을 증착하기 위해 가스 없이 실행하는 상기 플라즈마(증진) 노출에 대비하여, 실리콘 함유 가스를 첨가하지 않는 이러한 방법은 오직 도핑 가스와 같이 작업할 수 있다. 당업계에 알려진 바로는 실제 층(real layer)은 증착되지 않는다.
투명 전기 전도층(19)을 제조하기 위한 제 4 공정 단계에서, PVD 기술이 10nm 내지 100nm의 두께를 가진 인듐 틴 옥사이드(indium-tin-oxide)를 증착하기 위해 사용된다.
상기 소자의 정확한 설명 및 문맥, 더 나아가 사용된 공정 시스템에 따라, 상기에서 기술된 각 층의 물리적 특성이 다양하게 변할 수 있으므로, 어떠한 정확 한 공정 변수의 목록을 여기에 포함시키지 않았다. 당해 기술분야의 당업자는 창조적 노력의 부가 없이 본 발명의 범위 내에서 원하는 결과를 도출하기 위해 어떤 단계를 취해야 하는 지를 결정할 수 있다.
상기 공정 중에, 광활성 박막 층 구조(5)가 일반적으로 역으로 바이어스된다. 상기 전극들은 상기 패드(7a/7b) 및 상기 층(19)이다. 상기 층(19)은 광학적 필터(optical filter) 특성을 가질 수 있다. 따라서, 상기 층(19)이 선택된 스펙트럼의 면적(컬러)에 대해서만 투과될 수 있다. 상기 구조(5)가 조사될 때, 흡수된 광자는 전자/홀 쌍(electron/hole pairs)을 발생시킨다. 생성된 캐리어는 p-도핑 층(17) 및 n-도핑된 층(13)을 향해 전기장을 따라 이동한다(홀에 대해서는 p-층을 향해서, 전자에 대해서는 n-영역을 향해서). 이어서 캐리어들이 상기 전극들에 모인다. 고유층(15)은 전자/홀 재결합을 최소화하고, 전기적 신호를 최대화하기 위해 낮은 결함 밀도(low defect density)를 가져야 한다. 전극상에 캐리어 집적을 높이기 위해, 상기 층(17) 및 상기 영역(13)은 우수한 저항접촉을 유도해야 한다. 상기 구조(5)가 상기 방사(radiation)(1)에 의해 조사되지 않을 때, 잔류 암 전류(dark current)는 두 개의 기원을 가진다. 하나는 낮은 에너지 상태로 기인하는 캐리어의 열 발생 때문이다. 상기 층(17) 및 상기 영역(13) 사이의 잘 통제된 계면들뿐만 아니라 양질의 고유 층(15)이 요구된다. 다른 하나는 상기 영역(13) 및 상기 층(17)을 통해 금속 전극들(패드(7a/7b) 및 층(19))로부터의 소수 캐리어 주입(minority carries injection) 때문이다. 상기 영역(13) 및 상기 층(17)은 소수 캐리에 대한 효과적인 장벽이 된다. 더 나아가, 상기 구조(5)에서 일반적인 주요 어려움 중 하나는 상기 패드 사이에 가능한 우수한 전기 절연상태를 가지는 것이다. 불량한 절연상태는 소위 픽셀-크로스 토크를 야기한다. 앞에서 언급한 바와 같이 본 발명의 상기 패드들 사이의 절연은 우수하다.
중간층(intermediate layer)이 고유층(15) 및 도핑 층(17) 사이에 배치될 수 있다. 중간층은 고유층(15)에서 도핑된 층(17)까지 도핑 농도구배(doping concentration)를 가지지만 이것이 도면에 도시되지 않았다. 상기 중간층은 청색 스펙트럼 영역에서 상기 방사(1)에 의해 발생되는 캐리어의 집합을 개선시키기 위하여 상기 구조(5) 내에서 전기장의 더 나은 분포를 허용한다.
본 발명의 장점은
- 상기 n-플라즈마 처리(n-plasma treatment)(영역 13)가 우수한 도핑 효과를 나타내기 때문에 우수한 저항접촉을 가지고,
- 상기 n-플라즈마 처리는 우수한 도핑 효과를 나타내어 소수 캐리어의 주입을 피할 수 있는 효과적인 잠재 장벽(potential barrier)을 만들어 내므로 낮은 암 전류를 나타내고,
- n-층 반대편에 n-플라즈마 처리는 인접 패드 사이에 어떠한 단락을 유도하지 않기 때문에 픽셀-크로스-토크가 없고,
- n-플라즈마 처리 및 PECVD 공정 전에 상기 패드의 금속 표면 상태와 같은 변수에 거의 의존하지 않는 후면 전기 접촉(rear electrical contact) 때문에 재현가능한 공정 기술을 가지고,
- n/고유 계면(n/intrinsic interface)의 우수한 조정, 고유층(15)이 상기 반응기로부터 주위 외기로 상기 웨이퍼를 제거하지 않고 n-플라즈마 처리 후에 증착되기 때문에, n/고유층의 계면(n/intrinsic interface)에 대한 우수한 제어가 가능하고,
- EP1344259에 비해 어떤 금속도 후면 접촉(back side contack)을 위해 사용할 수 있다.
본 발명의 바람직한 구현예로서 광활성 박막 층 구조(5)에 대한 전기 특성을 도 2에 나타내었다. 역 모드에서 2pA/㎠의 매우 낮은 암 전류가 소수 캐리어의 주입을 중단시키기 위한 n-플라즈마 처리(실리콘 함유 가스를 미첨가한 도너 이송 가스(donor delivering gas)에 플라즈마(증진) 노출)의 효율을 보여준다. 정모드(forward mode)에서 상기 전류의 급격한 증가는 우수한 저항접촉을 나타낸다.
Claims (19)
- 진공 증착 장치(vacuum deposition device)를 이용한, 조사광(1)을 그 세기에 따라 전류(i1, i2)로 변환하는 이미지 센서 소자(image sensor device)(5)의 제조방법에 있어서,유전성의 절연 표면(insulating surface)상에 후면 전기 접촉(rear electrical contacts)으로서 전기 전도 패드(electrically conductingpads)(7a, 7b)의 매트릭스(matrix)를 증착시키는 단계 ;실리콘 함유 가스가 미첨가된 도너 이송 가스(donor delivering gas)에 상기 패드를 구비한 상기 표면을 플라즈마(증진)(plasma assisted) 노출시키는 단계 ;실리콘 이송 가스로부터 고유 실리콘 층(layer of intrinsic silicon)(15)을 증착시키는 단계 ;도핑 층(doped layer)(17)을 증착하는 단계 ; 및전면 접촉(front contact)으로서 상기 조사광(1)에 투명한 전기 전도층(electrically conductive layer)(19)을 설치하는 단계를 포함하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항에 있어서, 상기 플라즈마(증진)에 노출되어 초 박막 도핑 영역(ultra thin doped region)(13)이 만들어지고, 상기 매트릭스 치수에 대한 두께 가 상기 패드(7a, 7b) 및 광활성 박막 구조(photo-active-thin-film-structure )(5) 사이의 저항접촉(ohmic contact)이 주어지는 방식에 따라 선택되고, 상기 패드(7a, 7b) 사이에 전기 전도가 일어나지 않고, 상기 광활성 박막 구조(5)는 상기 초 박막 도핑 영역(13), 상기 고유 실리콘 층(15) 및 상기 도핑 층(17)으로 이루어지는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 2 항에 있어서, 상기 광활성 박막 구조(5)가 PECVD(plasma-enhanced chemical vapour) 기술에 의해 증착되고, 및 상기 투명 전기 전도층(19)이 PVD(physical vapor deposition) 기술에 의해 증착되는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서, 상기 패드(7a, 7b)가 CMOS-반도체 구조(CMOS-semiconductor structure)를 종결(terminating) 시키고, 상기 구조(3)가 유전층(dielectric layer)(9)에 의해 커버(cover)되는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 4항 중 어느 한 항에 있어서, 상기 플라즈마(증진) 노출 단계의 상기 도너 이송 가스가 도너로서 화학 주기율표의 Ⅴ족 원소 또는 상기 원소를 가지는 화합물을 이송하는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 5항 중 어느 한 항에 있어서, 상기 플라즈마가 10초에서 10분 동안 2%의 H2가스로 희석된 PH3 가스 유속 10sccm(standard centimeter cube per minute) 내지 1000sccm, 0.1mbar 내지 10mbar의 압력, 및 150 내지 350℃ 온도로 PECVD-반응기에서 RF 주파수(rf frequency)에 의해 발생되는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 6항 중 어느 한 항에 있어서, 상기 고유 실리콘 층(15)이 0.1mbar 내지 10mbar의 압력, 10sccm 내지 1000sccm의 SiH4 가스 유속, 및 150 내지 350℃ 온도로 PECVD-반응기에서 증착되는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 7항 중 어느 한 항에 있어서, 상기 도핑 층(17)은 10sccm 내지 500sccm의 유속으로 2%로 희석된 트리메틸보론-가스(trimethylboron-gas (TMB-gas))와 10sccm 내지 500sccm의 유속인 SiH4를 150 내지 350℃ 온도에서 CVD-반응기 내에서 p-도핑된 층으로 증착시키는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 8항 중 어느 한 항에 있어서, 상기 도핑 층(17)의 p-도핑층 으로 증착하는 동안, 유속 10sccm 내지 500sccm의 유속을 가진 CH4를 첨가하여 상기 층에 탄소를 결합시키는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 제 1 항 내지 제 9항 중 어느 한 항에 있어서, 상기 초 박막 영역(13), 상기 고유 실리콘 층(15), p-도핑된 상기 도핑 층(17) 및 투명 전도 층(19)은 PECVD 및 PVD를 가지는 복합 장치(cluster tool) 내에서 상기 이미지 센서를 대기에 노출함이 없이 증착시키는 것을 특징으로 하는 이미지 센서 소자를 제조하는 방법.
- 조사광(1)을 그 세기에 따라 전류(i1, i2)로 변환하는 이미지 센서 소자(image sensor device)(5)에 있어서,전기적으로 절연된 유전층(dielectric layer)(9) 상에 증착된, 후면 전기 접촉(rear electrical contacts)으로서 전기 전도 패드(electrically conducting pads)(7a, 7b)의 매트릭스(matrix) ;상기 유전층(9) 및 상기 유전층(9)을 포함하는 상기 패드(7a, 7b)의 각 표면상에 위치한 초 박막 전도 영역(13)으로서, 상기 영역(13)이 실리콘 함유 가스가 미 첨가된 도너 이송 가스(donor delivering gas)에 상기 표면이 노출되어 플라즈마(증진)(plasma assisted)에 의해 제조되고, ;상기 초박막 전도 영역(ultra thin doped conducting region)(13) 위의 고유 실리콩 층(layer of intrinsic silicon)(15) ;도핑 층(doped layer)(17) ; 및상기 조사광(1)에 투명한 전기 전도층(electrically conductive layer)(19)을 포함하는 것을 특징으로 하는 이미지 센서 소자.
- 제 11항에 있어서, 상기 센서는 CMOS-반도체 회로 구조(CMOS-semiconductor circuit structure)(3)와 통합된 회로이고, 전기적으로 절연된 상기 유전 층(9)이 상기 회로 구조(3)의 적어도 일부를 커버하고, 상기 패드(7a, 7b)가 상기 회로 구조(3)와 전기적으로 결합된 것을 특징으로 하는 이미지 센서 소자.
- 제 12항에 있어서, 상기 투명 전기 전도층(19)이 최상부에 형성되고, 상기 초 박막 전도 영역(13), 상기 고유층(15), 상기 도핑 층(17) 및 상기 전기 전도 층(19)이 광활성 박막 층 구조(photoactive thin-film-layer-structure)(5)를 형성하고, 상기 광활성 구조(5)는 상기 유전층(9)에 의해 상기 CMOS-반도체 구조(5)와 전기적으로 절연되고, 상기 초 박막 영역(13)의 두께 및 상기 매트릭스 치수(matrix-dimensions)가 상기 전기 전도 패드(7a, 7b) 및 광활성 박막 층 구조(5) 사이의 저항접촉(ohmic contack)이 주어지는 방법에 따라 선택되고, 상기 패드(7a, 7b) 사이에 전기 전도가 발생하지 않는 것을 특징으로 하는 이미지 센서 소자.
- 제 11항 내지 제 13항 중 어느 한 항에 있어서, 상기 도핑 층(17)이 p-도핑된 층이고, 비정질 실리콘(amorphous silicon), 마이크로 결정실리콘(micro- crystalline silicon), 또는 다결정 실리콘(polycrystalline silicon)이 상기 고유층(15) 및 상기 p-도핑된 층(17)의 기초물질(basis)로서 사용되는 것을 특징으로 하는 이미지 센서 소자.
- 제 14항에 있어서, 상기 고유층(15)이 200nm 내지 1000nm 의 두께를 가진 비정질 실리콘인 것을 특징으로 하는 이미지 센서 소자.
- 제 14항에 있어서, 상기 도핑 층(17)이 5nm 내지 50nm의 두께를 가진 보론 도핑된 비정질 실리콘(boron doped amorphous silicon)인 것을 특징으로 하는 이미지 센서 소자.
- 제 14항 내지 제 16항 중 어느 한 항에 있어서, 상기 도핑 층(17)이 탄소로 도핑된 것을 특징으로 하는 이미지 센서 소자.
- 제 11항 내지 제 17 중 어느 한 항에 있어서, 상기 투명 전기 전도층(19)이 10nm 내지 100nm 두께를 가진 인듐-틴-옥사이드(indium-tin-oxide)(ITO)로 이루어진 것을 특징으로 하는 이미지 센서 소자.
- 제 11항 내지 제 17 중 어느 한 항에 있어서, 중간층이 상기 고유층 및 도핑층 사이에 배치되고, 상기 중간층이 i-층(i-layer)에서 p-층(p-layer)으로 p-도핑 농도 변화 구배(a gradient p-doping concentration-variation)를 가지는 p-도핑된 층(p-doped layer)인 것을 특징으로 하는 이미지 센서 소자.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65712805P | 2005-02-28 | 2005-02-28 | |
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