KR20070103200A - Nand flash memory device and maunfacutring method thereof - Google Patents

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KR20070103200A
KR20070103200A KR1020060035006A KR20060035006A KR20070103200A KR 20070103200 A KR20070103200 A KR 20070103200A KR 1020060035006 A KR1020060035006 A KR 1020060035006A KR 20060035006 A KR20060035006 A KR 20060035006A KR 20070103200 A KR20070103200 A KR 20070103200A
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Abstract

A NAND flash memory device and a manufacturing method thereof are provided to secure a short margin by preventing a bridge between a drain contact plug and a drain contact plug. A NAND flash memory device includes a plurality of cell strings(201,202,203,204), drain selection transistors (210,212,214,216), and source selection transistors(220,222,224,226). A plurality of cells is serially connected in the cell strings(201,202,203,204). The drain selection transistors(210,212,214,216) are disposed between respective cell strings(201,202,203,204) and respective bit lines. The source selection transistors(220,222,224,226) are provided between the respective cell strings(201,202,203,204) and respective common source lines. The respective drain selection transistors(210,212,214,216) and source selection transistors(220,222,224,226) formed at upper and lower portions of the cell strings(201,202,203,204) are disposed in an opposite position of the drain selection transistors(210,212,214,216) and the source selection transistors(220,222,224,226) formed at upper and lower portions of the adjacent cell strings(201,202,203,204).

Description

낸드 플래시 메모리 소자 및 그 제조방법{NAND flash memory device and maunfacutring method thereof}NAND flash memory device and its manufacturing method {NAND flash memory device and maunfacutring method

도 1은 일반적인 낸드 플래시 메모리 소자의 레이아웃도이다.1 is a layout diagram of a general NAND flash memory device.

도 2는 일반적인 플래시 메모리 소자의 회로도이다.2 is a circuit diagram of a general flash memory device.

도 3은 일반적인 드레인 콘택 플러그 형성시 발생한 문제점을 보여주기 위해 도 1의 선 A-A를 절취한 상태의 단면도이다. 3 is a cross-sectional view taken along the line A-A of FIG. 1 to show a problem occurring when a general drain contact plug is formed.

도 4는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 레이아웃도이다.4 is a layout diagram of a NAND flash memory device according to an embodiment of the present invention.

도 5는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 회로도이다.5 is a circuit diagram of a NAND flash memory device according to an embodiment of the present invention.

도 6a 내지 도 6c는 도 4의 선 B-B를 절취한 상태의 제조방법을 설명하기 위한 단면도이다.6A to 6C are cross-sectional views illustrating a manufacturing method in a state of cutting line B-B of FIG. 4.

도 7a 내지 도 7c는 도 4의 선 C-C를 절취한 상태의 제조방법을 설명하기 위한 단면도이다.7A to 7C are cross-sectional views illustrating a manufacturing method in a state of cutting line C-C of FIG. 4.

도 8a 내지 도 8c는 도 4의 선 D-D를 절취한 상태의 제조방법을 설명하기 위한 단면도이다.8A to 8C are cross-sectional views illustrating a manufacturing method in a state of cutting the line D-D of FIG. 4.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

300 : 반도체 기판 302 : 제1 층간 절연막300 semiconductor substrate 302 first interlayer insulating film

304 : 소오스 콘택홀 306 : 소오스 콘택 플러그304: source contact hole 306: source contact plug

308 : 제2 층간 절연막 310 : 드레인 콘택홀308: Second interlayer insulating film 310: Drain contact hole

312 : 드레인 콘택 플러그 330 : 셀312: drain contact plug 330: cell

340 : 드레인 선택 트랜지스터 350 : 소오스 선택 트랜지스터340: drain select transistor 350: source select transistor

201, 202, 203, 204 : 셀 스트링201, 202, 203, 204: cell string

210, 212, 214, 216 : 드레인 선택 트랜지스터210, 212, 214, 216: drain select transistor

220, 222, 224, 226 ; 소오스 선택 트랜지스터220, 222, 224, 226; Source select transistor

본 발명은 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 특히, 드레인 콘택 플러그와 드레인 콘택 플러그 간의 쇼트(short) 마진을 확보하기 위한 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것이다. The present invention relates to a NAND flash memory device and a method of manufacturing the same, and more particularly, to a NAND flash memory device for securing a short margin between the drain contact plug and the drain contact plug.

도 1은 일반적인 낸드 플래시 메모리 소자의 레이아웃도이고, 도 2는 그 회로도이다.1 is a layout diagram of a general NAND flash memory device, and FIG. 2 is a circuit diagram thereof.

도 1 및 도 2를 참조하면, 낸드 플래시 메모리 소자의 셀 어레이(Cell Array)는 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(101, 102, 103, 104), 셀 스트링(101, 102, 103, 104)과 드레인 및 셀 스트링(101, 102, 103, 104)과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)를 포함하여 구성된다. 그리고, 드레인 선택 트랜지스터(110)는 드레인 선택 라인(DSL)에 연결되고, 소오스 선택 트랜지스터(120)는 소오스 선택 라인(SSL)에 연결되도록 구성된다. 여기서, 드레인은 셀 스트링당 하나씩 존재하여, 드레인 콘택(Drain Contact; DCT)을 통해 비트 라인(BL)과 연결된다. 또한, 모든 셀 스트링이 하나의 공통 소오스 라인(Common Source Line)을 공유한다. 한편, 동일 워드 라인(WL)을 공유하는 다수의 셀이 하나의 페이지(page)를 구성한다. 또한, 셀 스트링(101, 102, 103, 104)은 비트라인(BLe 및 BLo)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)도 그만큼 구성된다. 1 and 2, a cell array of a NAND flash memory device includes a cell string 101, 102, 103, 104, and a cell string 101, 102 in which a plurality of cells are connected in series to store data. And a drain select transistor 110 and a source select transistor 120 formed between the drains 103 and 104 and the drain and cell strings 101, 102, 103 and 104, and the source, respectively. The drain select transistor 110 is connected to the drain select line DSL and the source select transistor 120 is configured to be connected to the source select line SSL. Here, one drain exists per cell string, and is connected to the bit line BL through a drain contact DCT. In addition, all cell strings share one common source line. Meanwhile, a plurality of cells sharing the same word line WL constitutes one page. In addition, the cell strings 101, 102, 103, and 104 are configured by the number of bit lines BLe and BLo, and accordingly, the drain select transistor 110 and the source select transistor 120 are configured as much.

도 3은 일반적인 드레인 콘택 플러그 형성시 발생한 문제점을 보여주기 위해 도 1의 선 A-A를 절취한 상태의 단면도로서, 도 3을 참조하여 드레인 콘택 플러그 형성 공정을 설명하면 다음과 같다.3 is a cross-sectional view taken along line A-A of FIG. 1 to show a problem occurring when a general drain contact plug is formed. Referring to FIG. 3, the drain contact plug forming process will be described below.

셀 게이트, 소오스 및 드레인 선택 트랜지스터 게이트 그리고 소오스 및 드레인 등의 소정의 구조가 형성된 반도체 기판(10) 상부에 층간 절연막(11)을 형성한다. 전체 구조 상부에 드레인을 개방하는 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 마스크로 층간 절연막(11)을 식각하여 드레인을 노출시키는 다수의 드레인 콘택홀을 형성한다. 드레인 콘택홀이 매립되도록 전체 구조 상부에 폴리실리콘막을 증착한 후 층간 절연막(11) 상부가 노출될 때까지 연마하여 드 레인 콘택 플러그(12)를 형성한다.An interlayer insulating layer 11 is formed on the semiconductor substrate 10 on which a predetermined structure such as a cell gate, a source and a drain select transistor gate, and a source and a drain are formed. A photoresist pattern (not shown) is formed on the entire structure to open the drain. The interlayer insulating layer 11 is etched using the photoresist pattern as a mask to form a plurality of drain contact holes for exposing the drain. A polysilicon film is deposited on the entire structure to fill the drain contact hole, and then polished until the upper portion of the interlayer insulating film 11 is exposed to form the drain contact plug 12.

상기와 같은 방법으로 드레인 콘택 플러그를 형성할 경우, 드레인 콘택 플러그(12)는 일정한 스페이스(space)를 가지고 일렬로 정열되기 때문에 소자가 축소화되어감에 따라 드레인 콘택 플러그와 드레인 콘택 플러그 간의 스페이스가 작아지면서 쇼트 마진이 줄어들어(a) 드레인 콘택 플러그간에 쇼트 불량이 발생된다. When the drain contact plug is formed in the above manner, since the drain contact plug 12 is arranged in a line with a constant space, the space between the drain contact plug and the drain contact plug is small as the device is reduced. As a result, the short margin decreases (a), resulting in a short failure between the drain contact plugs.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 드레인 콘택 플러그와 드레인 콘택 플러그 간의 쇼트 마진을 확보하기 위한 낸드 플래시 메모리 소자 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention devised to solve the above problems is to provide a NAND flash memory device and a method of manufacturing the same for securing a short margin between the drain contact plug and the drain contact plug.

본 발명의 실시 예에 따른 낸드 플래시 메모리 소자는, 다수의 셀이 직렬 연결되어 구성된 다수의 셀 스트링과, 상기 각 셀 스트링과 각 비트 라인 사이에 구성된 드레인 선택 트랜지스터와, 상기 각 셀 스트링과 각 공통 소오스 라인 사이에 구성된 소오스 선택 트랜지스터와, 상기 각 셀 스트링의 상, 하부에 구성되는 각각의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터는 인접한 셀 스트링의 상, 하부에 구성되는 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터와 반대 배치되는 낸드 플래쉬 메모리 소자를 제공한다.A NAND flash memory device according to an embodiment of the present invention may include a plurality of cell strings formed by connecting a plurality of cells in series, a drain select transistor configured between each cell string and each bit line, and a common with each cell string. Source select transistors configured between source lines, and the drain select transistors and source select transistors configured above and below each cell string may include the drain select transistors and source select transistors configured above and below adjacent cell strings. It provides a NAND flash memory device disposed opposite to.

본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 다수의 셀 스트링, 상기 셀 스트링과 제1 접합 영역 사이에 형성된 제1 선택 트랜지스터, 상기 셀 스트링과 제2 접합 영역 사이에 형성된 제2 선택 트랜지스터를 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막의 소정 영역을 식각하여 홀수 번째 상기 셀 스트링과 인접한 상기 제1 접합 영역을 노출시키는 동시에 짝수 번째 상기 셀 스트링과 인접한 상기 제2 접합 영역을 노출시키는 다수의 제1 콘택홀을 형성하는 단계와, 상기 다수의 제1 콘택홀이 매립되도록 도전층을 형성하여 다수의 제1 콘택 플러그를 형성하는 단계와, 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 및 제1 층간 절연막의 소정 영역을 식각하여 홀수 번째 상기 셀 스트링과 인접한 상기 제2 접합 영역을 노출시키는 동시에 짝수 번째 상기 셀 스트링과 인접한 상기 제1 접합 영역을 노출시키는 다수의 제2 콘택홀을 형성하는 단계와, 상기 다수의 제2 콘택홀이 매립되도록 도전층을 형성하여 다수의 제2 콘택 플러그를 형성하는 단계와, 상기 다수의 제1 콘택 플러그와 연결되는 다수의 제1 배선 및 상기 다수의 제2 콘택 플러그와 연결되는 다수의 제2 배선을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.A method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention may include a plurality of cell strings, a first selection transistor formed between the cell string and the first junction region, and a second formed between the cell string and the second junction region. Providing a semiconductor substrate including a selection transistor, forming a first interlayer insulating film over the semiconductor substrate, etching a predetermined region of the first interlayer insulating film, and etching the predetermined region of the first interlayer insulating film to be adjacent to the odd-numbered cell string. Forming a plurality of first contact holes exposing a region and exposing the second junction region adjacent to the even-numbered cell string; and forming a conductive layer to fill the plurality of first contact holes. Forming a first contact plug, forming a second interlayer insulating film over the entire structure, and forming a second interlayer insulating film Etching a predetermined region to form a plurality of second contact holes exposing the second junction region adjacent to the odd-numbered cell string and simultaneously exposing the first junction region adjacent to the even-numbered cell string; Forming a plurality of second contact plugs by forming a conductive layer to fill the second contact holes of the plurality of second contact holes, and connecting the plurality of first wires connected to the plurality of first contact plugs and the plurality of second contact plugs. It provides a method of manufacturing a NAND flash memory device comprising the step of forming a plurality of second wiring.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 레이아웃도 이고, 도 5는 그 회로도이다.4 is a layout diagram of a NAND flash memory device according to an embodiment of the present invention, and FIG. 5 is a circuit diagram thereof.

도 4 및 도 5를 참조하면, 하나의 셀 어레이는 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(201, 202, 203, 204), 셀 스트링(201, 202, 203, 204)과 드레인 및 셀 스트링(201, 202, 203, 204)과 소오스 사이에 각각 드레인 선택 트랜지스터(210, 212, 214, 216) 및 소오스 선택 트랜지스터(220, 222, 224, 226)를 포함하여 구성된다. 그런데, 드레인 선택 트랜지스터(210, 212, 214, 216) 및 소오스 선택 트랜지스터(220, 222, 224, 226)는 동일 위치에 배치되지 않고, 셀 스트링(201, 202, 203, 204)의 상부와 하부에 교대로 배치된다. 즉, 이븐 비트라인(BLe)측에서는 셀 스트링(210)을 중심으로 셀 스트링(210)의 상부에 드레인 선택 트랜지스터(210)가 배치되고, 셀 스트링(210)의 하부에 소오스 선택 트랜지스터(220)가 배치된다. 이에 반해, 오드 비트 라인(BLo)측에서는 셀 스트링(202)의 상부에 소오스 선택 트랜지스터(222)가 배치되고, 셀 스트링(202)의 하부에 드레인 선택 트랜지스터(212)가 배치된다. 이러한 소오스 선택 트랜지스터(220, 222, 224, 226)와 드레인 선택 트랜지스터(210, 212, 214, 216)의 배치 상태는 계속 반복되고, 드레인 선택 트랜지스터(210, 212, 214, 216)는 비트 라인에 연결되고, 소오스 선택 트랜지스터(220, 222, 224, 226)는 공통 소오스 라인(CSL)에 연결된다. 여기서, 셀 스트링(201, 202, 203, 204)은 비트 라인(BLe 및 BLo)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(210, 212, 214, 216) 및 소오스 선택 트랜지스터(220, 222, 224, 226)도 그만큼 구성된다. 4 and 5, one cell array includes a cell string 201, 202, 203, 204, a cell string 201, 202, 203, 204 and a drain connected in series with a plurality of cells for storing data. And drain select transistors 210, 212, 214, and 216 and source select transistors 220, 222, 224, and 226, respectively, between the cell strings 201, 202, 203, and 204 and the source. However, the drain select transistors 210, 212, 214, and 216 and the source select transistors 220, 222, 224, and 226 are not disposed at the same position, but the upper and lower portions of the cell strings 201, 202, 203, and 204. Are placed alternately. That is, on the even bit line BLe side, the drain select transistor 210 is disposed above the cell string 210 around the cell string 210, and the source select transistor 220 is disposed below the cell string 210. Is placed. In contrast, the source select transistor 222 is disposed above the cell string 202 and the drain select transistor 212 is disposed below the cell string 202 on the odd bit line BLO side. The arrangement state of the source select transistors 220, 222, 224, and 226 and the drain select transistors 210, 212, 214, and 216 are repeatedly repeated, and the drain select transistors 210, 212, 214, and 216 are connected to the bit line. The source select transistors 220, 222, 224, and 226 are connected to a common source line CSL. Here, the cell strings 201, 202, 203, and 204 are configured by the number of bit lines BLe and BLo, and accordingly, the drain select transistors 210, 212, 214, and 216 and the source select transistors 220, 222, 224 and 226 are also configured as such.

도 6a 내지 도 6c는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도 4의 선 B-B를 절취한 상태의 단면도이다.6A to 6C are cross-sectional views illustrating a line B-B of FIG. 4 taken to explain a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.

도 7a 내지 도 7c는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도 4의 선 C-C를 절취한 상태의 단면도이다.7A to 7C are cross-sectional views taken along line C-C of FIG. 4 to explain a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.

도 8a 내지 도 8c는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도 4의 선 D-D를 절취한 상태의 단면도이다.8A to 8C are cross-sectional views illustrating a line D-D of FIG. 4 taken to explain a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.

도 6a, 도 7a 및 도 8a를 참조하면, 낸드 플래시 메모리 소자의 셀(330)과 셀(330)의 드레인 단자를 선택하기 위한 드레인 선택 트랜지스터(340)와 셀(330)의 소오스 단자를 선택하기 위한 소오스 선택 트랜지스터(350)가 형성된 반도체 기판(300) 상부에 제1 층간 절연막(302)을 형성한다. 제1 층간 절연막(302)의 일부를 식각하여 소오스 콘택홀(304)을 형성한다. 6A, 7A, and 8A, selecting the drain select transistor 340 and the source terminal of the cell 330 to select the drain terminal of the cell 330 and the cell 330 of the NAND flash memory device. A first interlayer insulating layer 302 is formed on the semiconductor substrate 300 on which the source select transistor 350 is formed. A portion of the first interlayer insulating layer 302 is etched to form a source contact hole 304.

도 6b, 도 7b 및 도 8b를 참조하면, 소오스 콘택홀(304)이 매립되도록 전체 구조 상부에 제1 도전막을 형성한 후 제1 층간 절연막(302) 상부가 노출될 때까지 연마하여 소오스 콘택 플러그(306)를 형성한다. 전체 구조 상부에 제2 층간 절연막(308)을 형성한 후 전체 구조 상부에 드레인 콘택 영역을 개방하는 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 마스크로 제2 및 제1 층간 절연막(308 및 302)을 식각하여 드레인 콘택홀(310)을 형성한다. 6B, 7B, and 8B, a first conductive film is formed over the entire structure such that the source contact hole 304 is filled, and then polished until the top of the first interlayer insulating layer 302 is exposed, so as to expose the source contact plug. 306 is formed. After forming the second interlayer insulating layer 308 on the entire structure, a photoresist pattern (not shown) is formed on the entire structure to open the drain contact region. The second and first interlayer insulating layers 308 and 302 are etched using the photoresist pattern as a mask to form a drain contact hole 310.

도 6c, 도 7c 및 도 8c를 참조하면, 드레인 콘택홀(310)이 매립되도록 전체 구조 상부에 제2 도전막을 증착한 후 제2 층간 절연막(308) 상부가 노출될 때까지 연마하여 드레인 콘택 플러그(312)를 형성한다. Referring to FIGS. 6C, 7C, and 8C, a second conductive layer is deposited on the entire structure such that the drain contact hole 310 is filled, and then polished until the upper portion of the second interlayer insulating layer 308 is exposed. Form 312.

도면에는 도시되어 있지 않지만, 다수의 소오스 콘택 플러그(306)와 연결되는 다수의 배선을 형성하고, 다수의 드레인 콘택 플러그(312)와 연결되는 다수의 배선을 형성하여 소오스 콘택 플러그(306)에 연결된 배선을 바(bar) 형태의 소오스 라인에 연결시키고, 드레인 콘택 플러그에 연결된 배선을 비트 라인에 연결한다. Although not shown in the drawing, a plurality of wires are formed to be connected to the plurality of source contact plugs 306 and a plurality of wires are connected to the source contact plug 306 by forming a plurality of wires connected to the plurality of drain contact plugs 312. The wires are connected to the bar-shaped source lines, and the wires connected to the drain contact plugs are connected to the bit lines.

상기와 같이 소오스 콘택 플러그(306)와 드레인 콘택 플러그(312)를 번갈아 가면서 형성하면, 도 8c의 b에서 보여주는 것과 같이 드레인 콘택 플러그(312)와 드레인 콘택 플러그(312) 사이의 스페이스가 기존에 비해 2배로 증가하게 된다. 이로 인하여 드레인 콘택 플러그(312)와 드레인 콘택 플러그(312) 간에 브리지(bridge)가 발생하지 않아 쇼트 마진을 확보할 수 있다. As described above, when the source contact plug 306 and the drain contact plug 312 are alternately formed, the space between the drain contact plug 312 and the drain contact plug 312 as shown in b of FIG. It is doubled. As a result, a bridge does not occur between the drain contact plug 312 and the drain contact plug 312, thereby ensuring a short margin.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의하면, 소오스 콘택 플러그와 드레인 콘택 플러그를 번갈아 가면서 형성하여 드레인 콘택 플러그와 드레인 콘택 플러그 사이의 스페이스를 증가시킴으로써 드레인 콘택 플러그와 드레인 콘택 플러그 간에 브리지가 발생하지 않아 쇼트 마진을 확보할 수 있다. As described above, according to the present invention, the source contact plug and the drain contact plug are alternately formed to increase the space between the drain contact plug and the drain contact plug so that a bridge does not occur between the drain contact plug and the drain contact plug, thereby reducing the short margin. It can be secured.

Claims (4)

다수의 셀이 직렬 연결되어 구성된 다수의 셀 스트링;A plurality of cell strings in which a plurality of cells are connected in series; 상기 각 셀 스트링과 각 비트 라인 사이에 구성된 드레인 선택 트랜지스터;A drain select transistor configured between each cell string and each bit line; 상기 각 셀 스트링과 각 공통 소오스 라인 사이에 구성된 소오스 선택 트랜지스터; 및A source select transistor configured between each cell string and each common source line; And 상기 각 셀 스트링의 상, 하부에 구성되는 각각의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터는 인접한 셀 스트링의 상, 하부에 구성되는 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터와 반대 배치되는 낸드 플래쉬 메모리 소자.And each of the drain select transistors and the source select transistors disposed above and below the respective cell strings are disposed opposite to the drain select transistors and the source select transistors disposed above and below the adjacent cell strings. 제1항에 있어서, 상기 셀 스트링 중 홀수 번째 셀 스트링의 상부에 상기 비트 라인이 배치되고, 짝수 번째 셀 스트링의 하부에 상기 비트 라인이 배치되는 낸드 플래시 메모리 소자.The NAND flash memory device of claim 1, wherein the bit line is disposed above an odd-numbered cell string and the bit line is disposed below an even-numbered cell string. 제1항에 있어서, 상기 셀 스트링 중 홀수 번째 셀 스트링의 하부에 상기 비트 라인이 배치되며, 짝수 번째 셀 스트링의 상부에 상기 비트 라인이 배치되는 낸드 플래시 메모리 소자.The NAND flash memory device of claim 1, wherein the bit line is disposed under an odd-numbered cell string, and the bit line is disposed above an even-numbered cell string. 다수의 셀 스트링, 상기 셀 스트링과 제1 접합 영역 사이에 형성된 제1 선택 트랜지스터, 상기 셀 스트링과 제2 접합 영역 사이에 형성된 제2 선택 트랜지스터를 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a plurality of cell strings, a first select transistor formed between the cell string and the first junction region, and a second select transistor formed between the cell string and the second junction region; 상기 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating layer on the semiconductor substrate; 상기 제1 층간 절연막의 소정 영역을 식각하여 홀수 번째 상기 셀 스트링과 인접한 상기 제1 접합 영역을 노출시키는 동시에 짝수 번째 상기 셀 스트링과 인접한 상기 제2 접합 영역을 노출시키는 다수의 제1 콘택홀을 형성하는 단계;Etching a predetermined region of the first interlayer insulating layer to expose the first junction region adjacent to the odd-numbered cell string and to form a plurality of first contact holes exposing the second junction region adjacent to the even-numbered cell string. Doing; 상기 다수의 제1 콘택홀이 매립되도록 도전층을 형성하여 다수의 제1 콘택 플러그를 형성하는 단계;Forming a plurality of first contact plugs by forming a conductive layer to fill the plurality of first contact holes; 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film over the entire structure; 상기 제2 및 제1 층간 절연막의 소정 영역을 식각하여 홀수 번째 상기 셀 스트링과 인접한 상기 제2 접합 영역을 노출시키는 동시에 짝수 번째 상기 셀 스트링과 인접한 상기 제1 접합 영역을 노출시키는 다수의 제2 콘택홀을 형성하는 단계;A plurality of second contacts etching the predetermined regions of the second and first interlayer insulating layers to expose the second junction region adjacent to the odd-numbered cell strings and to expose the first junction region adjacent to the even-numbered cell strings; Forming a hole; 상기 다수의 제2 콘택홀이 매립되도록 도전층을 형성하여 다수의 제2 콘택 플러그를 형성하는 단계; 및Forming a plurality of second contact plugs by forming a conductive layer to fill the plurality of second contact holes; And 상기 다수의 제1 콘택 플러그와 연결되는 다수의 제1 배선 및 상기 다수의 제2 콘택 플러그와 연결되는 다수의 제2 배선을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.Forming a plurality of first wires connected to the plurality of first contact plugs and a plurality of second wires connected to the plurality of second contact plugs.
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