KR20070102112A

KR20070102112A - Method for forming a contact pad and method of manufacturing a semiconductor device using the same

Info

Publication number: KR20070102112A
Application number: KR1020060033823A
Authority: KR
Inventors: 백재철
Original assignee: 삼성전자주식회사
Priority date: 2006-04-14
Filing date: 2006-04-14
Publication date: 2007-10-18

Abstract

A method for forming a contact pad and a method for manufacturing a semiconductor device using the same are provided to secure a contact area enough and to reduce remarkably a contact resistance by increasing a contact surface between the contact pad and a lower electrode using voids. An interlayer dielectric(102) is formed on a substrate(100). A mask pattern is formed on the interlayer dielectric. A pre-upper contact hole is formed on the resultant structure by performing an anisotropic etching process on an upper portion of the interlayer dielectric using the mask pattern as an etch mask. An upper contact hole(112) is formed by performing a isotropic etching process on the interlayer dielectric exposed through the pre-upper contact hole. A lower contact hole(114) for exposing the substrate to the outside is formed by performing the anisotropic etching process on a lower portion of the interlayer dielectric exposed through the upper contact hole. A conductive pattern(120) with voids is filled in the lower and upper contact holes. The conductive pattern is etched to open the voids.

Description

Method for forming a contact pad and method of manufacturing a semiconductor device using the same}

도 1 내지 도 4는 본 발명의 일 실시예에 따른 콘택 패드를 형성하는 방법을 설명하기 위한 단면도들이다. 1 to 4 are cross-sectional views illustrating a method of forming a contact pad according to an embodiment of the present invention.

도 5a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 5A through 11B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

100, 200 : 기판 102 : 층간 절연막100, 200: substrate 102: interlayer insulating film

104, 230 : 마스크 패턴 106, 232 : 예비 상부 콘택홀104, 230: mask pattern 106, 232: preliminary upper contact hole

108 : 깊이 110 : 폭108: depth 110: width

112, 234 : 상부 콘택홀 114, 238 : 하부 콘택홀112, 234: upper contact hole 114, 238: lower contact hole

116, 242 : 도전성 패턴 118, 244 : 공극 116 and 242 conductive patterns 118 and 244 voids

120, 246 : 콘택 패드 204 : 게이트120, 246: contact pad 204: gate

206 : 스페이서 208 : 하부 제1 층간 절연막206: spacer 208: lower first interlayer insulating film

210a : 제1 콘택 210b : 제2 콘택210a: first contact 210b: second contact

212 : 상부 제1 층간 절연막 214 : 베리어 금속막 패턴 212: upper first interlayer insulating film 214: barrier metal film pattern

216 : 텅스텐 패턴 220 : 비트 라인 구조물216 tungsten pattern 220 bit line structure

222 : 제2 층간 절연막 240 : 하부 노드 콘택홀 222: second interlayer insulating layer 240: lower node contact hole

248 : 하부 전극248: lower electrode

본 발명은 콘택 패드 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 도전성 패턴에 연결되는 콘택 패드 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of forming a contact pad and a method of manufacturing a semiconductor device using the same, and more particularly, to a contact pad connected to a conductive pattern and a method of manufacturing a semiconductor device using the same.

최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.Recent semiconductor devices require high speed operation while having a high storage capacity in terms of functionality. To this end, the semiconductor devices have been developed with manufacturing techniques in order to improve the degree of integration, response speed and reliability.

상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다. As the semiconductor device, a DRAM device having free input and output of information and having a high capacity is widely used. Each memory cell of the DRAM device includes one access transistor and one storage capacitor.

상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다. As the degree of integration of the memory cells is increased, the horizontal area in which each cell is formed is further reduced. Therefore, the formation of a capacitor having a high capacitance in the reduced area is a more important problem.

상기 커패시터에 포함되는 전극의 유효 면적을 증가시키기 위해서 초기의 평 면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다. In order to increase the effective area of the electrode included in the capacitor is changed from the initial planar capacitor structure to the stack (stack) or trench (trench) capacitor structure, and also in the stacked capacitor structure to the cylindrical capacitor structure have.

상기 디램 장치의 경우, 상기 실린더형 커패시터들은 액서스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소오스/드레인의 위치에 따라 한정된다. 따라서, 반도체 메모리 소자가 고집적화됨에 따라 디자인 룰이 작아져도 전극의 유효 면적은 좁은 면적 내에서 증가시키기 어렵다. In the DRAM device, since the cylindrical capacitors must be electrically connected to one region of the source / drain of the access transistor, the region in which the capacitor is formed is defined according to the position of the lower source / drain. Therefore, as the semiconductor memory device is highly integrated, even if the design rule is small, the effective area of the electrode is difficult to increase within a narrow area.

최근에는, 상기 커패시터들이 하부의 소오스/드레인의 위치에 관계없이 이웃하는 커패시터들 간의 사이가 넓게 배치될 수 있도록 하기 위한 공정이 개발되고 있다. 구체적으로, 상기 커패시터와 접속하는 콘택 패드의 상부면이 상대적으로 넓은 형상을 갖도록 형성하거나 또는 상기 콘택 패드의 상부면에 랜딩 패드를 형성함으로서 상기 커패시터 및 콘택 패드의 접촉 마진을 증가시키는 방법이 적용되고 있다. Recently, a process has been developed to allow the capacitors to be widely disposed between neighboring capacitors regardless of the position of the underlying source / drain. Specifically, a method of increasing the contact margin of the capacitor and the contact pad is formed by forming the upper surface of the contact pad connecting the capacitor to have a relatively wide shape or by forming a landing pad on the upper surface of the contact pad. have.

그러나, 상술한 방법은 상기 콘택 패드와 커패시터 간의 접촉면에서 콘택 저항의 증가를 초래하여 반도체 장치의 전기적 특성을 저하시킴으로써 반도체 장치의 결함 발생 및 신뢰성을 저하시키는 문제점을 초래한다.However, the above-described method causes an increase in contact resistance at the contact surface between the contact pad and the capacitor, thereby lowering electrical characteristics of the semiconductor device, thereby causing problems of defect generation and reliability of the semiconductor device.

따라서, 상부 접촉면의 면적을 충분히 넓으면서 콘택 저항 특성이 감소될 수 있는 콘택 패드 및 이를 형성하는 방법이 요구되고 있다. Therefore, there is a need for a contact pad and a method of forming the contact pad that can reduce the contact resistance characteristics while sufficiently widening the area of the upper contact surface.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 콘택 저항이 감소될 수 있을 정도의 넓은 콘택 면적을 갖는 콘택 패드의 형성 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method for forming a contact pad having a large contact area such that the contact resistance can be reduced.

또한, 본 발명의 다른 목적은 하부 전극과 접촉하는 콘택 패드의 접촉 면적을 증가시킨 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device in which the contact area of the contact pads in contact with the lower electrode is increased.

상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 콘택 패드의 형성 방법은 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 하여 상기 층간 절연막의 상부를 이방성 식각함으로서 예비 상부 콘택홀을 형성한다. 상기 예비 상부 콘택홀에 노출된 층간 절연막을 등방성으로 식각함으로서 상부 콘택홀을 형성한다. 상기 마스크 패턴을 식각마스크로 하여 상기 상부 콘택홀에 노출된 층간 절연막의 하부를 이방성으로 식각함으로서 상기 기판을 노출시키는 하부 콘택홀을 형성한다. 상기 상부 콘택홀 지점에서 공극이 형성되도록 상기 하부 콘택홀 및 상부 콘택홀에 도전성 물질을 매몰함으로서 공극을 포함하는 도전성 패턴을 형성한다. 상기 도전성 패턴에 포함된 상기 공극이 오픈되도록 상기 도전성 패턴을 식각함으로서 상부의 표면적이 증가된 콘택 패드를 형성한다.The method of forming a contact pad according to an embodiment of the present invention for achieving the object of the present invention forms an interlayer insulating film on a substrate. A mask pattern is formed on the interlayer insulating film. The upper contact hole is formed by anisotropically etching the upper portion of the interlayer insulating layer using the mask pattern as an etch mask. An upper contact hole is formed by isotropically etching the interlayer insulating layer exposed to the preliminary upper contact hole. The lower contact hole for exposing the substrate is formed by anisotropically etching the lower portion of the interlayer insulating layer exposed to the upper contact hole using the mask pattern as an etching mask. By forming a conductive material in the lower contact hole and the upper contact hole to form a gap at the upper contact hole point, a conductive pattern including the gap is formed. The conductive pattern is etched to open the voids included in the conductive pattern, thereby forming a contact pad having an increased surface area.

이때, 상기 상부 콘택홀은 300 내지 500Å 깊이를 갖도록 형성된다.In this case, the upper contact hole is formed to have a depth of 300 to 500Å.

여기서, 상기 예비 상부 콘택홀의 깊이와 상기 마스크 패턴의 폭의 비율은 1 : 1.8 내지 2.0을 갖는 것이 바람직하다.Here, the ratio of the depth of the preliminary upper contact hole and the width of the mask pattern is preferably 1: 1.8 to 2.0.

또한, 상기 오픈된 공극의 깊이와 상기 상부 콘택홀과 하부 콘택홀을 포함하 는 콘택홀의 깊이 비는 1 : 10 내지 50을 이루는 것이 바람직하다. In addition, the depth ratio of the open gap and the depth of the contact hole including the upper contact hole and the lower contact hole is preferably 1:10 to 50.

상기 공극을 노출시키기 위해서는 전면식각 공정을 사용한다.In order to expose the voids, a full surface etching process is used.

상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판 상에, 내부에 콘택들을 포함하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제1 방향으로 연장되는 비트 라인 구조물들을 형성한다. 상기 비트 라인 구조물들을 덮는 제2 층간 절연막을 형성한다. 상기 비트 라인 구조물들 사이의 제2 층간 절연막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 하여 상기 제2 층간 절연막의 상부를 이방성 식각함으로서 예비 상부 콘택홀을 형성한다. 상기 예비 상부 콘택홀에 노출된 제2 층간 절연막을 등방성 식각함으로서 상부 콘택홀을 형성한다. 상기 마스크 패턴을 식각마스크로 하여 상기 상부 콘택홀에 노출된 제2 층간 절연막의 하부를 이방성으로 식각함으로서 상기 콘택을 노출시키는 하부 콘택홀을 형성한다. 상기 상부 콘택홀 지점에서 공극이 형성되도록 상기 하부 콘택홀 및 상부 콘택홀에 도전성 물질을 매몰함으로서 공극을 포함하는 도전성 패턴을 형성한다. 상기 도전성 패턴에 포함된 상기 공극이 오픈되도록 상기 도전성 패턴을 식각함으로서 상부의 표면적이 증가된 콘택 패드를 형성한다. 상기 콘택 패드와 전기적으로 연결되는 커패시터를 형성한다.In another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a first interlayer insulating film including contacts is formed on a substrate. Bit line structures extending in a first direction are formed on the first interlayer insulating layer. A second interlayer insulating film is formed to cover the bit line structures. A mask pattern is formed on the second interlayer insulating layer between the bit line structures. The preliminary upper contact hole is formed by anisotropically etching the upper portion of the second interlayer insulating layer using the mask pattern as an etching mask. An upper contact hole is formed by isotropically etching the second interlayer insulating layer exposed to the preliminary upper contact hole. The lower contact hole exposing the contact is formed by anisotropically etching the lower portion of the second interlayer insulating layer exposed to the upper contact hole by using the mask pattern as an etch mask. By forming a conductive material in the lower contact hole and the upper contact hole to form a gap at the upper contact hole point, a conductive pattern including the gap is formed. The conductive pattern is etched to open the voids included in the conductive pattern, thereby forming a contact pad having an increased surface area. A capacitor is formed to be electrically connected to the contact pad.

상기와 같이 공극이 형성되도록 도전성 패턴을 형성한 후 상기 공극이 노출되도록 상기 도전성 패턴을 식각함으로서 콘택 패드를 형성할 수 있다. 이렇게 형성된 콘택 패드는 노출된 공극에 의해 그 표면에 리세스가 형성된 구조를 갖기 때 문에 그 상면은 넓은 표면적을 갖게된다. 따라서, 상기 콘택 패드의 상부에 후속의 도전막 또는 커패시터가 형성될 경우, 도전막 또는 상기 커패시터와의 접촉 마진이 향상됨으로써 접촉 저항을 감소시킬 수 있다.As described above, after forming the conductive pattern to form the voids, the contact pad may be formed by etching the conductive pattern to expose the voids. Since the contact pad thus formed has a structure in which a recess is formed on the surface by the exposed voids, the upper surface of the contact pad has a large surface area. Therefore, when a subsequent conductive film or capacitor is formed on the contact pad, the contact resistance with the conductive film or the capacitor is improved, thereby reducing the contact resistance.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 당업자에게 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 각 요소들의 크기 및 두께는 명확성을 기하기 위하여 과장되어진 것이다. 상기 도면들에 있어서 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호가 병기되어 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be sufficiently delivered to those skilled in the art. In the drawings, the size and thickness of each element are exaggerated for clarity. In the drawings, the same reference numerals are given to components that perform the same function.

콘택 패드의 형성 방법How to Form Contact Pads

도 1을 참조하면, 기판(100) 상에 층간 절연막(102)을 형성한다. 상기 기판(100)은 실리콘 기판이다. 상기 층간 절연막(102)은 실리콘 산화물을 사용하여 형성할 수 있다. Referring to FIG. 1, an interlayer insulating layer 102 is formed on a substrate 100. The substrate 100 is a silicon substrate. The interlayer insulating layer 102 may be formed using silicon oxide.

이어서, 상기 층간 절연막(102) 상에 하드 마스크막을 형성한 후, 상기 하드 마스크막을 패터닝함으로서 식각 마스크로서 제공되는 마스크 패턴(104)을 형성한다. Subsequently, after forming a hard mask film on the interlayer insulating film 102, the hard mask film is patterned to form a mask pattern 104 serving as an etching mask.

상기 마스크 패턴(104)은 층간 절연막(102)을 식각하는 조건 하에서 거의 식각이 이루어지지 않는 물질로 형성되는 것이 바람직하다. 그러므로, 상기 마스크 패턴(104)은 폴리실리콘 또는 실리콘 질화물로 형성되는 것이 바람직하다. The mask pattern 104 may be formed of a material that is hardly etched under the condition of etching the interlayer insulating film 102. Therefore, the mask pattern 104 is preferably formed of polysilicon or silicon nitride.

이 후, 상기 마스크 패턴(104)을 식각마스크로 하여 상기 층간 절연막(102)의 상부를 이방성 식각함으로서 예비 상부 콘택홀(106)을 형성한다. 이 때, 상기 예비 상부 콘택홀(106)은 상기 마스크 패턴(104)에 의해 한정되는 층간 절연막(102)의 상부만을 식각함으로써 형성된다. Thereafter, the upper contact hole 106 is formed by anisotropically etching the upper portion of the interlayer insulating layer 102 using the mask pattern 104 as an etching mask. In this case, the preliminary upper contact hole 106 is formed by etching only an upper portion of the interlayer insulating layer 102 defined by the mask pattern 104.

상기 층간 절연막(102)에 형성된 예비 상부 콘택홀(106)의 깊이(108)는 상기 마스크 패턴(104)의 폭(110)의 0.5배 이하인 것이 바람직하며, 구체적으로 깊이(108)와 폭(110)은 1 : 0.8 내지 2.0의 비를 만족하는 것이 보다 바람직하다.The depth 108 of the preliminary upper contact hole 106 formed in the interlayer insulating layer 102 is preferably 0.5 times or less than the width 110 of the mask pattern 104, and specifically, the depth 108 and the width 110 may be used. ) More preferably satisfies the ratio of 1: 0.8 to 2.0.

도 2를 참조하면, 상기 예비 상부 콘택홀(106)에 노출된 층간 절연막(102)을 등방성으로 식각함으로서 상부 콘택홀(112)을 형성한다. 상기 등방성 식각은 습식 식각 공정을 포함한다. 상기 상부 콘택홀(112)은 300 내지 500Å깊이를 갖도록 형성된다.Referring to FIG. 2, the upper contact hole 112 is formed by isotropically etching the interlayer insulating layer 102 exposed to the preliminary upper contact hole 106. The isotropic etching includes a wet etching process. The upper contact hole 112 is formed to have a depth of 300 to 500 μs.

계속해서, 상기 마스크 패턴(104)을 식각마스크로 하여 상기 상부 콘택홀(112)에 노출된 층간 절연막(102)의 하부를 이방성으로 식각함으로써 상기 상부 콘택홀(112)과 연통하고 상기 기판(100)을 노출시키는 하부 콘택홀(114)을 형성한다. 상기 하부 콘택홀(114)은 상기 상부 콘택홀(112)에 비해 좁은 내부 폭을 갖는다. 이때, 상기 하부 콘택홀(114)의 측벽 부위는 후속의 도전성 물질 내부에 공극을 형성하기 위해 수직한(vertical) 형상을 이루는 것이 바람직하다.Subsequently, the lower portion of the interlayer insulating layer 102 exposed to the upper contact hole 112 is anisotropically etched using the mask pattern 104 as an etch mask to communicate with the upper contact hole 112 and the substrate 100. ) Is formed to form a lower contact hole 114. The lower contact hole 114 has a narrower inner width than the upper contact hole 112. In this case, the sidewall portion of the lower contact hole 114 may have a vertical shape in order to form voids in the subsequent conductive material.

도 3을 참조하면, 상기 상부 콘택홀(112) 지점에서 공극(118)이 형성되도록 상기 하부 콘택홀(114) 및 상부 콘택홀(112)에 도전성 물질을 매몰함으로서 공극(118)을 포함하는 도전성 패턴(116)을 형성한다. 상기 공극(118)은 상기 마스크 패턴(104)의 아래에 상기 등방성 식각으로 인해 내부 폭이 넓어진 상기 상부 콘택홀(112) 내에 형성된다. 일 예로서, 상기 공극(118)은 기판(100)과 수직하는 방향의 타원형 형상을 갖는다. Referring to FIG. 3, the conductive material including the voids 118 is formed by burying a conductive material in the lower contact hole 114 and the upper contact hole 112 so that the voids 118 are formed at the upper contact hole 112. Pattern 116 is formed. The gap 118 is formed in the upper contact hole 112 under the mask pattern 104, the inner width of which is widened due to the isotropic etching. As an example, the gap 118 has an elliptical shape in a direction perpendicular to the substrate 100.

이때, 상기 공극(118)의 크기는 상기 예비 상부 콘택홀(106)을 형성하는 식각 공정 시 형성된 예비 상부 콘택홀(106)의 깊이에 따라 조절할 수 있다. 즉, 식각 속도가 일정할 때 식각 시간을 조정하여 상기 예비 상부 콘택홀(106)의 깊이를 조절함으로써 상기 공극(118)의 크기를 결정할 수 있다. In this case, the size of the gap 118 may be adjusted according to the depth of the preliminary upper contact hole 106 formed during the etching process of forming the preliminary upper contact hole 106. That is, when the etching speed is constant, the size of the gap 118 may be determined by adjusting the etching time to adjust the depth of the preliminary upper contact hole 106.

이와 같이 상기 도전성 패턴(116) 내부에 형성된 공극(118)은 후속의 콘택 패드의 형성 시 콘택 패드의 상면이 움푹 패인 표면을 갖도록 형성시킬 수 있으므로 상부면의 표면적이 증가된 콘택 패드를 형성할 수 있다.As such, the gap 118 formed inside the conductive pattern 116 may be formed to have a recessed surface at the top of the contact pad when a subsequent contact pad is formed, thereby forming a contact pad having an increased surface area at the top surface thereof. have.

도 4를 참조하면, 상기 도전성 패턴(116)에 포함된 상기 공극(118)이 오픈되도록 상기 도전성 패턴(116)을 식각함으로서 상부의 표면적이 증가된 콘택 패드(120)를 형성한다. Referring to FIG. 4, the conductive pattern 116 is etched to open the void 118 included in the conductive pattern 116, thereby forming a contact pad 120 having an increased surface area.

일 예로서, 상기 공극(118)을 노출시키기 위해서는 마스크 적용없이 전면 식각 공정을 사용한다. As an example, a front etch process is used without exposing a mask to expose the voids 118.

이때, 상기 오픈된 공극(118)의 깊이와 상기 상부 콘택홀(112)과 하부 콘택홀(114)을 포함하는 콘택홀의 깊이 비는 1 : 10 내지 50인 것이 바람직하다. In this case, the depth ratio of the open hole 118 and the depth of the contact hole including the upper contact hole 112 and the lower contact hole 114 is preferably 1:10 to 50.

이와 같이 오픈된 공극(118)을 갖는 콘택 패드(120)는 노출된 공극(118)에 의해 그 표면에 리세스가 형성된 구조를 갖기 때문에 상부면이 하부면에 비해 표면적이 증가될 수 있다. 따라서 후속의 도전성 물질의 형성 시 접촉 면적의 증가로 인한 접촉 저항 증가 문제가 개선될 수 있다. Since the contact pad 120 having the open gap 118 has a structure in which a recess is formed on the surface by the exposed gap 118, the upper surface of the contact pad 120 may have an increased surface area than the lower surface of the contact pad 120. Therefore, the problem of increasing the contact resistance due to the increase in the contact area in the formation of the subsequent conductive material can be improved.

반도체 장치의 제조 방법Manufacturing Method of Semiconductor Device

도 5a 내지 도 11b에서 각 a는 반도체 장치를 워드 라인 방향(제2 방향)으로 절단한 단면도이고, 각 b는 비트 라인 방향(제1 방향)으로 절단한 단면도들이다. 5A to 11B, each a is a cross-sectional view of the semiconductor device in the word line direction (second direction), and each b is a cross-sectional view of the semiconductor device in the bit line direction (first direction).

도 5a 및 도 5b를 참조하면, 기판(200) 상에, 내부에 콘택들(210a, 210b)을 포함하는 하부 제1 층간 절연막(208)을 형성한다. 실리콘 기판(200)에 통상의 셸로우 트렌치 소자 분리 공정을 수행하여, 제1 방향을 길이 방향으로 하는 고립된 액티브 영역 및 소자 분리 영역(202)을 구분한다. 5A and 5B, a lower first interlayer insulating layer 208 including contacts 210a and 210b therein is formed on a substrate 200. A conventional shallow trench device isolation process is performed on the silicon substrate 200 to separate the isolated active region and the device isolation region 202 having the first direction in the longitudinal direction.

상기 액티브 영역의 표면에 열산화법(thermal oxidation)으로 얇은 게이트 산화막(도시안됨)을 성장시킨 후, 도전 물질로 이루어지는 게이트 전극막(도시안됨) 및 하드 마스크막(도시안됨)을 형성한다. 다음에, 상기 하드 마스크막 및 게이트 전극막을 패터닝하여 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형태의 게이트(204)를 형성한다. After the thin gate oxide film (not shown) is grown on the surface of the active region by thermal oxidation, a gate electrode film (not shown) and a hard mask film (not shown) made of a conductive material are formed. Next, the hard mask film and the gate electrode film are patterned to form a gate 204 in which a gate electrode pattern and a hard mask pattern are stacked.

상기 게이트(204)는 상기 제1 방향과 수직인 제2 방향으로 연장되는 라인 형 상을 갖는다. 상기 게이트(204)는 워드 라인과 공통으로 사용된다. 상기 고립된 액티브 영역에는 2개의 게이트(204)가 나란하게 배치되도록 형성된다. The gate 204 has a line shape extending in a second direction perpendicular to the first direction. The gate 204 is used in common with the word line. Two gates 204 are formed side by side in the isolated active region.

상기 게이트(204)의 양측에는 실리콘 질화물로 이루어지는 스페이서(206)를 형성한다. 이 후, 상기 게이트(204)를 마스크로 이용하여 불순물을 이온주입함으로써, 상기 게이트(204) 양측의 기판 아래로 소오스/드레인으로 제공되기 위한 제1 및 제2 불순물 영역(도시안됨)을 형성한다. 상기 고립된 액티브 영역의 중심 부위에 형성되는 불순물 영역은 비트 라인과 접속하는 제1 불순물 영역이고, 상기 고립된 액티브 영역의 양측 가장자리에 형성되는 불순물 영역은 커패시터의 스토리지 전극과 접속하는 제2 불순물 영역이다. Spacers 206 made of silicon nitride are formed on both sides of the gate 204. Thereafter, impurities are implanted using the gate 204 as a mask to form first and second impurity regions (not shown) to be provided as a source / drain under the substrate on both sides of the gate 204. . An impurity region formed at a center portion of the isolated active region is a first impurity region connected to a bit line, and an impurity region formed at both edges of the isolated active region is a second impurity region connected to a storage electrode of a capacitor. to be.

이 후, 상기 게이트를 충분히 매립하는 하부 제1 층간 절연막(208)을 형성하고, 통상의 사진 식각 공정에 의해 상기 하부 제1 층간 절연막(208)을 부분적으로 식각하여 소오스/드레인 영역을 각각 노출하는 셀프 얼라인 콘택홀(도시안됨)을 형성한다. 상기 하부 제1 층간 절연막(208)은 실리콘 산화물을 사용하여 형성할 수 있다. Thereafter, a lower first interlayer insulating layer 208 is formed to sufficiently fill the gate, and the lower first interlayer insulating layer 208 is partially etched by a conventional photolithography process to expose the source / drain regions, respectively. A self-aligned contact hole (not shown) is formed. The lower first interlayer insulating layer 208 may be formed using silicon oxide.

다음에, 상기 콘택홀 내에 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 수행하여, 상기 제1 및 제2 불순물 영역과 접속하는 제1 및 제2 콘택(210a, 210b)들을 형성한다. 이하에서는, 상기 제1 불순물 영역과 접속하는 콘택을 제1 콘택(210a)이라 하고, 상기 제2 불순물 영역과 접속하는 콘택을 제2 콘택(210b)이라 한다. Next, after the doped polysilicon is deposited in the contact hole, a planarization process is performed to form first and second contacts 210a and 210b that connect to the first and second impurity regions. Hereinafter, the contact connecting with the first impurity region is called a first contact 210a and the contact connecting with the second impurity region is called a second contact 210b.

이후, 상기 제1 및 제2 콘택(210a, 210b)을 포함하는 하부 제1 층간 절연 막(208)상에 상부 제1 층간 절연막(212)을 형성한다. Thereafter, an upper first interlayer insulating layer 212 is formed on the lower first interlayer insulating layer 208 including the first and second contacts 210a and 210b.

이어서, 상기 상부 제1 층간 절연막(212)의 소정 부위를 식각하여 상기 제1 콘택 패드(210a)만을 선택적으로 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다. 이어서, 상기 비트라인 콘택홀 및 상기 제1 상부 층간 절연막(212) 상에 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막은 티타늄, 티타튬 질화막, 탄탈륨, 탄탈륨 질화막 또는 이들 중 적어도 2개의 막이 적층된 막으로 형성한다. 이어서, 상기 베리어 금속막 상에 텅스텐막(도시안됨)을 형성한다. Subsequently, a predetermined portion of the upper first interlayer insulating layer 212 is etched to form a bit line contact hole (not shown) for selectively exposing only the first contact pad 210a. Subsequently, a barrier metal layer (not shown) is formed on the bit line contact hole and the first upper interlayer insulating layer 212. The barrier metal film is formed of a titanium, a titanium nitride film, a tantalum, a tantalum nitride film, or a film in which at least two of them are stacked. Subsequently, a tungsten film (not shown) is formed on the barrier metal film.

상기 텅스텐막 상에 캡핑막(도시안됨)으로서 실리콘 질화막을 형성한다. 상기 캡핑막은 상기 텅스텐막을 식각할 시에 하드 마스크로서 제공되며, 이 후 셀프 얼라인 콘택 형성 공정 시에 텅스텐막을 보호하는 역할도 한다. 때문에, 이 후 상기 텅스텐막의 패터닝 공정 및 콘택 형성 공정을 완전히 수행할 때까지 상기 캡핑막이 일정 두께 이상으로 남아있도록 충분히 두꺼워야 한다. A silicon nitride film is formed on the tungsten film as a capping film (not shown). The capping film serves as a hard mask when the tungsten film is etched, and then serves to protect the tungsten film during the self-aligned contact forming process. Therefore, the capping film should be thick enough to remain above a predetermined thickness until the patterning process and the contact forming process of the tungsten film are completely performed.

상기 캡핑막 상에, 비트 라인 구조물을 형성하기 위한 제1 포토레지스트 패턴(도시안됨)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 이용하여 상기 캡핑막을 식각하여 캡핑막 패턴(218)을 형성한다. 이 후, 상기 제1 포토레지스트 패턴을 통상의 에싱 및 스트립 공정으로 제거한다. A first photoresist pattern (not shown) is formed on the capping layer to form a bit line structure. Subsequently, the capping layer is etched using the first photoresist pattern to form a capping layer pattern 218. Thereafter, the first photoresist pattern is removed by a conventional ashing and stripping process.

상기 캡핑막 패턴(218)을 식각 마스크로 이용하여 상기 텅스텐막 및 베리어막을 이방성으로 식각한다. 상기 식각 공정을 통해, 베리어막 패턴(214), 텅스텐 패턴(216) 및 캡핑막 패턴(218)으로 이루어지는 비트 라인 구조물(220) 및 비트 라인 콘택(도시안됨)을 동시에 형성한다. 상기 비트 라인 구조물(220)은 상기 제1 방 향으로 연장되는 라인 형상을 갖도록 형성한다. 그리고, 상기 비트 라인 구조물(220)은 상기 비트 라인 콘택(도시안됨)을 통하여 제1 콘택(210a)과 연결됨으로서, 상기 제1 불순물 영역과 전기적으로 접속한다. The tungsten film and the barrier film are anisotropically etched using the capping film pattern 218 as an etching mask. Through the etching process, the bit line structure 220 and the bit line contact (not shown) including the barrier layer pattern 214, the tungsten pattern 216, and the capping layer pattern 218 are simultaneously formed. The bit line structure 220 is formed to have a line shape extending in the first direction. In addition, the bit line structure 220 is electrically connected to the first impurity region by being connected to the first contact 210a through the bit line contact (not shown).

이후, 상기 비트 라인 구조물(220)을 완전히 매몰하도록 제2 층간 절연막(222)을 형성한다. 상기 제2 층간 절연막(222)은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 다음에, 상기 캡핑막 패턴(218)이 상부면에 노출되도록 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정으로 수행할 수 있다. Thereafter, a second interlayer insulating layer 222 is formed to completely bury the bit line structure 220. The second interlayer insulating layer 222 may be formed by depositing silicon oxide by chemical vapor deposition. Next, the capping layer pattern 218 is planarized to be exposed on the upper surface. The planarization process may be performed by a chemical mechanical polishing process.

도 6을 참조하면, 상기 제2 층간 절연막(222) 상에 마스크막을 형성한 후, 상기 마스크막을 패터닝함으로서 하부 노드 콘택홀을 형성하기 위한 식각마스크로서 제공되는 마스크 패턴(230)을 형성한다. 상기 마스크 패턴(230)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. Referring to FIG. 6, after forming a mask layer on the second interlayer insulating layer 222, a mask pattern 230 provided as an etching mask for forming a lower node contact hole is formed by patterning the mask layer. The mask pattern 230 has a line shape extending in the second direction.

상기 마스크 패턴(230)은 캡핑막 패턴(218)을 식각하는 조건 및 제2 층간 절연막(222)을 식각하는 조건 하에서 거의 식각이 이루어지지 않는 물질로 형성되는 것이 바람직하다. 그러므로, 상기 마스크 패턴(230)은 폴리실리콘 또는 실리콘 질화물로 형성되는 것이 바람직하다. The mask pattern 230 may be formed of a material which is hardly etched under the condition of etching the capping layer pattern 218 and the condition of etching the second interlayer insulating layer 222. Therefore, the mask pattern 230 is preferably formed of polysilicon or silicon nitride.

이 후, 상기 마스크 패턴(230)을 식각 마스크로 하여 상기 제2 층간 절연막(222)의 상부를 이방성 식각함으로서 예비 상부 콘택홀(232)을 형성한다. 이 때, 상기 예비 상부 콘택홀(232)은 상기 비트 라인 구조물(220) 및 상기 마스크 패턴(230)에 의해 한정되는 상기 제2 층간 절연막(222)만을 식각함으로써 형성된다. Thereafter, the upper contact hole 232 is formed by anisotropically etching the upper portion of the second interlayer insulating layer 222 using the mask pattern 230 as an etching mask. In this case, the preliminary upper contact hole 232 is formed by etching only the second interlayer insulating layer 222 defined by the bit line structure 220 and the mask pattern 230.

상기 제2 층간 절연막(222)에 형성된 예비 상부 콘택홀(232)의 깊이(231)는 상기 마스크 패턴(230)의 폭(233)의 0.5배 이하가 되는 것이 바람직하며, 구체적으로 예비 상부 콘택홀(232)의 깊이(231)와 폭(233)은 1 : 0.8 내지 2.0의 비를 만족하는 것이 보다 바람직하다. 이는 후속의 콘택 패드를 형성할 때 내부에 공극이 존재하도록 형성하기 위해서이다. The depth 231 of the preliminary upper contact hole 232 formed in the second interlayer insulating layer 222 may be 0.5 times or less than the width 233 of the mask pattern 230, and specifically, the preliminary upper contact hole More preferably, the depth 231 and the width 233 of 232 satisfy the ratio of 1: 0.8 to 2.0. This is to form voids therein when forming subsequent contact pads.

또한, 상기 이방성 식각 공정의 식각 시간을 조정하여 상기 예비 상부 콘택홀(232)의 깊이(231)를 조절함으로써 후속 공정에서 형성되는 공극의 크기를 결정할 수 있다. 이와 같이 후속의 도전성 패턴 형성 시 상기 도전성 패턴 내부에 공극을 형성시켜 상부의 표면적이 증가된 콘택 패드를 형성할 수 있다. In addition, by adjusting the etching time of the anisotropic etching process, the depth 231 of the preliminary upper contact hole 232 may be adjusted to determine the size of the gap formed in the subsequent process. As such, when forming a subsequent conductive pattern, a void may be formed in the conductive pattern to form a contact pad having an increased surface area thereon.

도 7a 및 도 7b를 참조하면, 상기 예비 상부 콘택홀(232)에 노출된 제2 층간 절연막(222)을 등방성으로 식각함으로서 상기 예비 상부 콘택홀(232)보다 내부 폭이 넓은 상부 콘택홀(234)을 형성한다. 상기 등방성 식각은 습식 식각 공정을 포함한다. 상기 상부 콘택홀(234)은 300 내지 500Å 깊이를 갖도록 형성된다. 7A and 7B, the upper contact hole 234 having an inner width larger than that of the preliminary upper contact hole 232 by isotropically etching the second interlayer insulating layer 222 exposed to the preliminary upper contact hole 232. ). The isotropic etching includes a wet etching process. The upper contact hole 234 is formed to have a depth of 300 to 500Å.

상기 등방성 식각 공정을 통해 형성되는 상기 상부 콘택홀(234)은 제1 방향으로는 상기 상부 콘택홀(234)들이 서로 접하지 않고 상기 제2 방향으로는 상기 비트 라인 구조물(220)의 측벽과 접하는 형상을 갖도록 한다. 이 때, 상기 상부 콘택홀(234)의 표면에는 상기 비트 라인 구조물(220)의 도전막 패턴(214, 216)이 노출되지 않도록 하는 것이 바람직하다. The upper contact hole 234 formed through the isotropic etching process may contact the sidewalls of the bit line structure 220 in the second direction without contacting the upper contact holes 234 in the first direction. Have a shape. In this case, the conductive layer patterns 214 and 216 of the bit line structure 220 may not be exposed on the surface of the upper contact hole 234.

이어서, 도면에 도시되지는 않았지만 상기 상부 콘택홀(234)이 형성되어 있는 제2 층간 절연막(222), 마스크 패턴(230) 및 비트 라인 구조물(220)의 표면 프 로파일을 따라 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물로 형성될 수 있다. Subsequently, although not shown in the drawing, an insulating layer for spacers may be formed along the surface profiles of the second interlayer insulating layer 222, the mask pattern 230, and the bit line structure 220 on which the upper contact hole 234 is formed. Not shown). The spacer insulating layer may be formed of silicon nitride.

상기 스페이서용 절연막을 이방성으로 식각함으로서 상기 비트 라인 구조물(220)의 상부 측벽에 제2 스페이서(도시않됨)를 형성한다. 상기 제2 스페이서는 상기 상부 콘택홀(234)에서 상기 마스크 패턴(230)에 의해 가려지는 표면 부위에만 남게 된다. By anisotropically etching the spacer insulating layer, a second spacer (not shown) is formed on an upper sidewall of the bit line structure 220. The second spacer remains only on the surface portion of the upper contact hole 234 that is covered by the mask pattern 230.

도 8을 참조하면, 상기 마스크 패턴(230)을 식각마스크로 하여 상기 상부 콘택홀(234)에 노출된 제2 층간 절연막(222)의 하부를 이방성으로 식각함으로써 상기 상부 콘택홀(234)과 연통하고 상기 제2 콘택(210b)의 상부면을 노출하는 하부 콘택홀(238)을 형성한다. 상기 하부 콘택홀(238)은 상기 상부 콘택홀(234)에 비해 좁은 내부 폭을 갖는다. 또한, 후속의 콘택 패드를 형성할 때 내부에 공극이 존재하기 위해서 상기 하부 콘택홀(238)의 측벽 부위는 수직을 이루도록 형성되는 것이 바람직하다. Referring to FIG. 8, the lower portion of the second interlayer insulating layer 222 exposed to the upper contact hole 234 is anisotropically etched using the mask pattern 230 as an etch mask to communicate with the upper contact hole 234. And a lower contact hole 238 exposing an upper surface of the second contact 210b. The lower contact hole 238 has a narrower inner width than the upper contact hole 234. In addition, the sidewall portion of the lower contact hole 238 is preferably formed to be vertical in order to have voids therein when forming a subsequent contact pad.

상기 상부 콘택홀(234) 및 하부 콘택홀(238)은 하부 전극과 접속되기 위한 하부 노드 콘택홀(240)로 제공된다. The upper contact hole 234 and the lower contact hole 238 are provided to the lower node contact hole 240 to be connected to the lower electrode.

도 9a 및 도 9b를 참조하면, 상기 상부 콘택홀(234) 지점에서 공극(244)이 형성되도록 상기 하부 노드 콘택홀(240)에 도전성 물질을 매몰함으로서 공극(244)을 포함하는 도전성 패턴(242)을 형성한다. 일 예로서, 상기 공극(244)은 기판(200)과 수직하는 방향의 타원형 형상을 갖는다. 이때, 상기 공극(244)은 상기 예비 상부 콘택홀(232) 형성에서 결정된 예비 상부 콘택홀(232)의 형성 깊이(231) 와 폭(233)에 따라 크기가 조절될 수 있다. 9A and 9B, a conductive pattern 242 including a void 244 is formed by burying a conductive material in the lower node contact hole 240 so that the void 244 is formed at the upper contact hole 234. ). As an example, the gap 244 has an elliptical shape in a direction perpendicular to the substrate 200. In this case, the gap 244 may be sized according to the formation depth 231 and the width 233 of the preliminary upper contact hole 232 determined in the preliminary upper contact hole 232 formation.

도 10을 참조하면, 상기 도전성 패턴(242)에 포함된 상기 공극(244)이 오픈되도록 상기 도전성 패턴(242)을 식각함으로서 상부의 표면적이 증가된 콘택 패드(246)를 형성한다. 이때, 상기 공극(244)을 노출시키기 위해서는 전면식각 공정을 수행한다. Referring to FIG. 10, the conductive pattern 242 is etched to open the void 244 included in the conductive pattern 242, thereby forming a contact pad 246 having an increased surface area. In this case, in order to expose the voids 244, a full surface etching process is performed.

일 예로서, 상기 오픈된 공극(244)의 깊이는 100 내지 500Å이다. 이때, 상기 오픈된 공극(244)의 깊이와 상기 상부 콘택홀(234)과 하부 콘택홀(238)을 포함하는 하부 노드 콘택홀(240)의 깊이 비는 1 : 10 내지 50인 것이 바람직하다. As an example, the depth of the open voids 244 is between 100 and 500 microns. At this time, the depth ratio of the open gap 244 and the depth of the lower node contact hole 240 including the upper contact hole 234 and the lower contact hole 238 is preferably 1: 10 to 50.

상기 콘택 패드(246)는 상기 비트 라인 구조물(220)들 사이에 구비되어 상기 제2 콘택(210b)과 전기적으로 접속하고, 하부보다 상부가 더 넓은 형상을 갖게 된다. The contact pads 246 are provided between the bit line structures 220 to be electrically connected to the second contact 210b and have a wider upper portion than the lower portion.

도 11a 및 11b를 참조하면, 상기 콘택 패드(246) 상의 소정 영역과 접하는 실린더형의 하부 전극(248)들을 형성한다. 11A and 11B, cylindrical lower electrodes 248 contacting a predetermined area on the contact pad 246 are formed.

상기 하부 전극(248)을 형성하는 방법을 간단히 설명하면, 우선, 콘택 패드(246)가 형성되어 있는 제2 층간 절연막(222) 상에, BPSG, TEOS 또는 이들이 적층된 형태의 몰드막(도시안됨)을 형성한다. 상기 몰드막의 소정 영역을 식각하여 상기 콘택 패드(246)의 상부면을 노출시키는 개구부(도시안됨)를 형성한다. 다음에, 상기 개구부의 표면 및 상기 몰드막 표면 상에 도핑된 폴리실리콘막을 증착하고, 상기 폴리실리콘막이 증착되어 있는 개구부를 매몰하도록 USG와 같은 물질로서 희생막(도시안됨)을 형성한다. 다음에, 상기 몰드막 상에 형성되어 있는 폴리실리 콘막이 제거되어 각 노드가 분리되도록 화학 기계적 연마 공정을 수행한다. 다음에, 상기 희생막 및 몰드막을 등방성 식각 공정으로 제거하여, 상기 실린더형의 하부 전극(248)이 형성된다. A method of forming the lower electrode 248 will be briefly described. First, on the second interlayer insulating layer 222 on which the contact pads 246 are formed, BPSG, TEOS, or a mold film in which they are stacked (not shown) ). A predetermined region of the mold layer is etched to form an opening (not shown) that exposes an upper surface of the contact pad 246. Next, a doped polysilicon film is deposited on the surface of the opening and the mold film surface, and a sacrificial film (not shown) is formed as a material such as USG to bury the opening in which the polysilicon film is deposited. Next, the polysilicon film formed on the mold film is removed to perform a chemical mechanical polishing process so that each node is separated. Next, the sacrificial film and the mold film are removed by an isotropic etching process to form the cylindrical lower electrode 248.

그러므로, 상기 노출된 공극(244)에 의해 리세스가 형성된 상면을 갖는 상기 콘택 패드(246)와 접촉하는 하부 전극(248)의 접촉 면적이 증가됨으로서 접촉 저항을 감소시킬 수 있다. Therefore, the contact resistance of the lower electrode 248 in contact with the contact pad 246 having the top surface recessed by the exposed voids 244 may be increased, thereby reducing contact resistance.

이 때, 상기 하부 전극(248)은 상기 콘택 패드(246) 상부면의 공극(244)을 기준으로 상기 제1 방향의 어느 한쪽으로 치우쳐진 위치 상에 형성되도록 하는 것이 바람직하다. 구체적으로, 전체의 상기 하부 전극(248)들이 서로 사선으로 배치되도록 하여, 이웃하는 하부 전극(248)들 사이의 간격을 넓게 한다. In this case, the lower electrode 248 may be formed on a position deviated in one of the first directions with respect to the gap 244 of the upper surface of the contact pad 246. In detail, the lower electrodes 248 are disposed to be diagonal to each other, thereby increasing the distance between neighboring lower electrodes 248.

이어서, 도시하지는 않았으나, 상기 하부 전극(248) 내부면 및 외부면에 유전막을 증착한다. 이어서, 상기 유전막 상에 상부 전극을 형성함으로써 커패시터를 완성한다. Next, although not shown, a dielectric film is deposited on the inner surface and the outer surface of the lower electrode 248. Subsequently, a capacitor is completed by forming an upper electrode on the dielectric film.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 콘택 패드의 형성 방법에 따르면 공극이 형성되도록 도전성 패턴을 형성한 후 상기 공극이 노출되도록 상기 도전성 패턴을 식각함으로서 콘택 패드를 형성할 수 있다. 이렇게 형성된 콘택 패드는 노출된 공극에 의해 그 표면에 리세스가 형성된 구조를 갖기 때문에 그 상면은 넓은 표면적을 갖게된다. 따라서, 상기 콘택 패드의 상부에 후속의 도전막 또는 커패시터가 형성될 경우, 도전막 또는 상기 커패시터와의 접촉 마진이 향상됨 으로써 접촉 저항을 감소시킬 수 있다.As described above, according to the method for forming the contact pad according to the preferred embodiment of the present invention, the contact pad may be formed by forming a conductive pattern to form a void and then etching the conductive pattern to expose the void. Since the contact pad thus formed has a structure in which a recess is formed on its surface by the exposed voids, the upper surface of the contact pad has a large surface area. Therefore, when a subsequent conductive film or capacitor is formed on the contact pad, the contact resistance with the conductive film or the capacitor can be improved to reduce the contact resistance.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims

Forming an interlayer insulating film on the substrate;

Forming a mask pattern on the interlayer insulating film;

Forming a preliminary upper contact hole by anisotropically etching an upper portion of the interlayer insulating layer using the mask pattern as an etching mask;

Forming an upper contact hole by isotropically etching the interlayer insulating layer exposed to the preliminary upper contact hole;

Forming a lower contact hole exposing the substrate by anisotropically etching a lower portion of the interlayer insulating layer exposed to the upper contact hole using the mask pattern as an etching mask;

Forming a conductive pattern including pores by embedding a conductive material in the lower contact hole and the upper contact hole so that the gap is formed at the upper contact hole point; And

And forming a contact pad having an increased surface area thereon by etching the conductive pattern so that the voids included in the conductive pattern are opened.

The method of claim 1, wherein the upper contact hole is formed to have a depth of 300 to 500 μs.

The method of claim 1, wherein the ratio of the depth of the preliminary upper contact hole and the width of the mask pattern is 1: 1.8 to 2.0.

The method of claim 1, wherein a ratio of the depth of the open gap and the depth of the contact hole including the upper contact hole and the lower contact hole is 1:10 to 50.

The method of claim 1, wherein a surface etching process is used to expose the voids.

Forming a first interlayer insulating film on the substrate, the first interlayer insulating film including contacts therein;

Forming bit line structures extending in a first direction on the first interlayer insulating film;

Forming a second interlayer insulating film covering the bit line structures;

Forming a mask pattern on a second interlayer insulating film between the bit line structures;

Forming a preliminary upper contact hole by anisotropically etching an upper portion of the second interlayer insulating layer using the mask pattern as an etching mask;

Forming an upper contact hole by isotropically etching the second interlayer insulating layer exposed to the preliminary upper contact hole;

Forming a lower contact hole exposing the contact by anisotropically etching a lower portion of the second interlayer insulating layer exposed to the upper contact hole by using the mask pattern as an etch mask;

Forming a conductive pattern including pores by embedding a conductive material in the lower contact hole and the upper contact hole so that the gap is formed at the upper contact hole point;

Forming a contact pad having an increased surface area by etching the conductive pattern to open the pores included in the conductive pattern; And

Forming a capacitor electrically connected to the contact pad.