KR20070096522A - Method for fabricating modified recess channel mosfet device - Google Patents

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Abstract

A method for fabricating a modified recess channel MOSFET device is provided to increase an effective channel length by forming a recess channel trench in a direction of a channel length and to increase an effective channel width by forming a substrate step in a silicon substrate in a direction of a channel width. A trench and a field oxide layer(58) buried in the trench are formed in a silicon substrate(50) to define an active region wherein a step is generated between the field oxide layer and the active region of the silicon substrate. A hard mask layer is formed on the front surface of the silicon substrate. A substrate step(70) is formed in the active region of the silicon substrate in a direction of a channel width when the hard mask layer is patterned, corresponding to the step. By using the patterned hard mask layer as an etch mask, the silicon substrate is further etched to form a recessed channel trench in a direction of a channel length. The step between the filed oxide layer and the active region can be arbitrarily adjusted by using a cleaning process performed in a unit process for forming the trench and the field oxide layer.

Description

변형된 리세스 채널 모스펫 소자의 제조방법{Method for fabricating modified recess channel MOSFET device} Method for fabricating modified recess channel MOSFET device

도 1 내지 도 9는 종래 기술에 의한 리세스 채널 모스펫 소자의 제조방법을 설명하기 위한 도면들이다.1 to 9 are views for explaining a method of manufacturing a recess channel MOSFET according to the prior art.

도 10 내지 도 20은 본 발명에 의한 변형된 리세스 채널 모스펫 소자의 제조방법을 설명하기 위한 도면들이다.10 to 20 are views for explaining a method of manufacturing a modified recess channel MOSFET device according to the present invention.

본 발명은 모스펫 소자 제조방법에 관한 것으로, 보다 상세하게는 변형된 리세스 채널 모스펫 소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a MOSFET device, and more particularly to a method for manufacturing a modified recess channel MOSFET device.

최근 개발되고 있는 고집적 모스펫 소자는 디자인 룰이 70nm 이하로 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널 길이도 매우 감소하고 있다. 그 결과, 70nm 이하의 모스펫 소자에서 평면 채널(planar channel) 모스펫 구조를 가지고는 임계전압을 맞추기가 어렵게 되었다. 따라서 효과적인 채널 길이 증가를 획기적이며 실질적으로 구현할 수 있는 다양한 리세스 채널(recess channel) 모스펫 소자가 제안되고 있다.In recent years, the highly integrated MOSFET device being developed has dramatically increased the gate resistance of the cell transistor and the channel length as the design rule drastically decreases to 70 nm or less. As a result, it is difficult to match the threshold voltage with a planar channel MOSFET structure in a MOSFET device of 70 nm or less. Accordingly, various recess channel MOSFET devices have been proposed that can realize an effective and substantial increase in channel length.

도 1 내지 도 9는 종래 기술에 의한 리세스 채널 모스펫 소자의 제조방법을 설명하기 위한 도면들이다. 도 1 내지 도 8은 단면도들이고, 도 9는 도 6a 및 도 6b의 평면도이다. 도 6a도는 도 9의 A-B 단면도이고, 도 6b는 도 9의 C-D 단면도이다.1 to 9 are views for explaining a method of manufacturing a recess channel MOSFET according to the prior art. 1 to 8 are cross-sectional views and FIG. 9 is a plan view of FIGS. 6A and 6B. FIG. 6A is a cross-sectional view taken along the line A-B of FIG. 9, and FIG. 6B is a cross-sectional view taken along the line C-D of FIG. 9.

구체적으로, 실리콘 기판(10)에 패드 산화막(12) 및 패드 질화막(14)을 형성한다(도 1). 포토리소그라피공정을 이용하여 패드 질화막, 패드 산화막 및 실리콘 기판의 일정 영역을 식각하여 트랜치(16, 얕은 트랜치)를 형성한다(도 2). 실리콘 기판(10)의 전면에 산화막을 형성하여 트랜치(16)를 매립한 후 화학기계적연마공정을 진행하여 필드 산화막(18)을 형성한다. 패드 질화막(14)을 스트립하여 제거하여 실리콘 기판(10)을 노출시킨다(도 3). 노출된 실리콘 기판(10)에 스크린 산화막(20)을 형성한 후, 웰이나 채널 형성을 위한 이온주입공정(22)을 실시한다(도 4).Specifically, the pad oxide film 12 and the pad nitride film 14 are formed on the silicon substrate 10 (FIG. 1). A trench 16 (shallow trench) is formed by etching a region of the pad nitride film, the pad oxide film, and the silicon substrate using a photolithography process (FIG. 2). An oxide film is formed on the entire surface of the silicon substrate 10 to fill the trench 16, and then a chemical mechanical polishing process is performed to form the field oxide film 18. The pad nitride film 14 is stripped off to expose the silicon substrate 10 (FIG. 3). After the screen oxide film 20 is formed on the exposed silicon substrate 10, an ion implantation process 22 for forming a well or a channel is performed (FIG. 4).

실리콘 기판(10)에 리세스 채널 형성용 하드 마스크 산화막(24) 및 하드 마스크 폴리실리콘막(26)을 순차적으로 형성한다(도 5). 라인형 리세스 채널 마스크를 이용한 사진공정 및 리세스 채널 식각 공정을 순차적으로 실시하여 실리콘 기판(10)의 액티브 영역에 리세스 채널 트랜치(28)를 형성한다. 이때, 필드 산화막(18) 상에도 리세스 채널 식각 공정으로 인해 산화막 손상이 발생한다. 특히, 리세스 채널 바닥면은 도 6b에 도시한 채널폭 방향으로 평평하게 된다(도 6a 및 도 6b).Recess channel forming hard mask oxide film 24 and hard mask polysilicon film 26 are sequentially formed on silicon substrate 10 (FIG. 5). The recess channel trench 28 is formed in the active region of the silicon substrate 10 by sequentially performing the photo process and the recess channel etching process using the line recess channel mask. At this time, the oxide layer damage occurs on the field oxide layer 18 due to the recess channel etching process. In particular, the recess channel bottom surface is flattened in the channel width direction shown in Fig. 6B (Figs. 6A and 6B).

실리콘 기판(10)의 전면에 게이트 산화막(30), 게이트 폴리실리콘막(32), 게이트 텅스텐 실리사이드막(34) 및 게이트 하드 마스크 질화막(36)을 형성한다(도 7). 게이트 마스크를 이용한 포토공정을 진행하여 게이트 하드 마스크 질화막 패턴 (36a)을 형성한다. 게이트 하드 마스크 질화막 패턴(36a)을 식각 마스크로 게이트 식각 공정을 진행하여 게이트 산화막 패턴(30a), 게이트 폴리실리콘막 패턴(32a) 및 게이트 텅스텐 실리사이드막 패턴(34a)을 형성한다.A gate oxide film 30, a gate polysilicon film 32, a gate tungsten silicide film 34, and a gate hard mask nitride film 36 are formed over the silicon substrate 10 (FIG. 7). A photo process using the gate mask is performed to form a gate hard mask nitride film pattern 36a. A gate etch process is performed using the gate hard mask nitride layer pattern 36a as an etch mask to form the gate oxide layer pattern 30a, the gate polysilicon layer pattern 32a, and the gate tungsten silicide layer pattern 34a.

그런데, 도 1 내지 도 9의 종래의 리세스 채널 모스펫 소자의 제조방법은 유효 채널 길이 증가에는 매우 효과적이지만 도 6b와 같이 유효 채널 폭 개선 효과는 전혀 없어 구동 전류(drive current)의 향상 측면에서는 한계점을 가지고 있다. 다시 말해, 도 1 내지 도 9의 종래의 리세스 채널 모스펫 소자의 제조방법으로는 70nm 이하의 고집적 모스펫 소자를 구현하기가 어렵다.However, the conventional method of manufacturing the recess channel MOSFET device of FIGS. 1 to 9 is very effective for increasing the effective channel length, but there is no effective channel width improvement effect as shown in FIG. 6B, and thus there is a limit point in terms of improving drive current. Have In other words, it is difficult to implement a highly integrated MOSFET device of 70 nm or less in the conventional method of manufacturing the recess channel MOSFET device of FIGS. 1 to 9.

본 발명이 이루고자 하는 기술적 과제는, 유효 채널 길이 증가와 더불어 유효 채널 폭 개선 효과도 얻을 수 있는 변형된 리세스 채널 모스펫 소자의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a modified recess channel MOSFET device, in which the effective channel length is increased and the effective channel width is improved.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 변형된 리세스 채널 모스펫 소자의 제조방법은, 실리콘 기판에 트랜치 및 그에 매립된 필드 산화막을 형성하여 액티브 영역을 한정하되, 상기 필드 산화막과 실리콘 기판의 액티브 영역간에 단차를 발생시키는 단계; 상기 실리콘 기판의 전면에, 하드 마스크 산화막과 상기 단차에 맞추어 하드 마스크 폴리실리콘막을 순차적으로 형성하는 단계; 상기 하드 마스크 폴리실리콘막 및 상기 하드 마스크 산화막을 패터닝할 때 상기 단차에 대응되게 상기 실리콘 기판의 액티브 영역에 채널폭 방향으로 기판 단차를 형성하 는 단계; 및 상기 패터닝된 하드 마스크 폴리실리콘막 및 하드 마스크 산화막을 식각 마스크로 상기 실리콘 기판을 더 식각하여 채널 길이 방향으로 리세스 채널 트랜치를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above technical problem, the method of manufacturing a modified recess channel MOSFET device according to the present invention, by forming a trench and a buried field oxide film buried in the silicon substrate to define an active region, but the field oxide film and the silicon substrate Generating a step between the active regions; Sequentially forming a hard mask oxide film and a hard mask polysilicon film on the front surface of the silicon substrate in accordance with the step; Forming a substrate step in a channel width direction in an active region of the silicon substrate so as to correspond to the step when patterning the hard mask polysilicon film and the hard mask oxide film; And etching the silicon substrate using the patterned hard mask polysilicon layer and the hard mask oxide layer as an etching mask to form a recess channel trench in a channel length direction.

상기 필드 산화막과 실리콘 기판의 액티브 영역간의 단차는 상기 트랜치 및 필드 산화막을 형성하기 위한 단위 공정에서 수행하는 세정 공정을 이용하여 임의로 조절할 수 있다.The step between the field oxide film and the active region of the silicon substrate may be arbitrarily adjusted using a cleaning process performed in a unit process for forming the trench and the field oxide film.

상기 하드 마스크 폴리실리콘막 및 하드 마스크 산화막의 패터닝시 상기 하드 마스크를 구성하는 폴리실리콘막과 산화막간의 식각 선택비를 조절하여 수행할 수 있다.When the hard mask polysilicon layer and the hard mask oxide layer are patterned, the etching selectivity between the polysilicon layer and the oxide layer constituting the hard mask may be adjusted.

상기 패터닝된 하드 마스크 폴리실리콘막 및 하드 마스크 산화막을 식각 마스크로 상기 실리콘 기판을 식각할 때 하드 마스크를 구성하는 폴리실리콘막과 산화막간의 식각 선택비를 조절하여 수행할 수 있다.When etching the silicon substrate using the patterned hard mask polysilicon layer and the hard mask oxide layer as an etch mask, the etching selectivity between the polysilicon layer constituting the hard mask and the oxide layer may be adjusted.

이상과 같은 본 발명은 채널 길이 방향으로 리세스 채널 트랜치를 형성하여 유효 채널 길이를 증가시키면서도 채널 폭 방향으로도 실리콘 기판에 기판 단차를 형성하여 유효 채널폭도 증가시킬 수 있다.As described above, the present invention can increase the effective channel width by forming a recessed channel trench in the channel length direction to increase the effective channel length and by forming a substrate step in the silicon substrate in the channel width direction.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 10 내지 도 20은 본 발명에 의한 변형된 리세스 채널 모스펫 소자의 제조방법을 설명하기 위한 도면들이다. 도 10 내지 도 18은 단면도들이고, 도 19는 도 15a 및 도 15b의 평면도이고, 도 20은 도 16a 및 도 16b의 평면도이다. 도 15a 및 도 16a는 각각 도 19 및 도 20의 A-B 단면도이고, 도 15b 및 도 16b는 각각 도 19 및 도 20의 C-D 단면도이다.10 to 20 are views for explaining a method of manufacturing a modified recess channel MOSFET device according to the present invention. 10 to 18 are sectional views, FIG. 19 is a plan view of FIGS. 15A and 15B, and FIG. 20 is a plan view of FIGS. 16A and 16B. 15A and 16A are sectional views taken along line A-B of FIGS. 19 and 20, and FIGS. 15B and 16B are sectional views taken along line C-D of FIGS. 19 and 20, respectively.

도 10 및 도 11을 참조하면, 도 10과 같이 실리콘 기판(50)에 50∼150Å 두께의 패드 산화막(52) 및 500∼1000Å 두께의 패드 질화막(54)을 형성한다. 이어서, 도 11과 같이 포토리소그라피공정 및 식각공정을 이용하여 패드 질화막(52), 패드 산화막(54) 및 실리콘 기판(50)의 일정 영역을 식각하여 2000∼3000Å 깊이의 트랜치(56, 얕은 트랜치)를 형성한다.10 and 11, as shown in FIG. 10, a pad oxide film 52 having a thickness of 50 to 150 GPa and a pad nitride film 54 having a thickness of 500 to 1000 GPa are formed on the silicon substrate 50. Next, as shown in FIG. 11, a predetermined region of the pad nitride film 52, the pad oxide film 54, and the silicon substrate 50 is etched using a photolithography process and an etching process to form a trench 56 (a shallow trench) having a depth of 2000 to 3000 占 퐉. To form.

도 12 및 도 13을 참조하면, 도 12와 같이 실리콘 기판(50)의 전면에 산화막을 형성하여 트랜치(56)를 매립한 후 화학기계적연마(CMP)공정을 진행하여 필드 산화막(58)을 형성한다. 이어서, 패드 질화막(54)을 스트립하여 제거하여 실리콘 기판(50)을 노출시킨다. 이어서, 도 13과 같이 노출된 실리콘 기판(50)에 스크린 산화막(60)을 형성한 후, 웰이나 채널 형성을 위한 이온주입공정(62)을 실시한다. 이온 주입 공정은 후의 도 16a 및 도 16b의 공정 진행 후에 진행할 수 도 있다.12 and 13, as shown in FIG. 12, an oxide film is formed on the entire surface of the silicon substrate 50 to fill the trench 56, and then a chemical mechanical polishing (CMP) process is performed to form the field oxide film 58. do. Next, the pad nitride film 54 is stripped and removed to expose the silicon substrate 50. Subsequently, after the screen oxide film 60 is formed on the exposed silicon substrate 50 as shown in FIG. 13, an ion implantation process 62 for forming a well or a channel is performed. The ion implantation process may proceed after the process of FIGS. 16A and 16B.

특히, 본 발명은 상기 도 10 내지 도 13의 단위 공정을 진행할 때 세정 공정을 조절하여 상기 필드 산화막(58)과 실리콘 기판(50)의 표면, 즉 액티브 영역간의 단차를 임의로 조절한다. 예컨대, 본 발명은 트랜치(56) 및 필드 산화막(58)을 형성하기 위한 단위 공정을 조절하여 필드 산화막(58)과 실리콘 기판(50)의 표면, 즉 액티브 영역간의 단차를 임의로 조절한다.In particular, the present invention arbitrarily adjusts the step between the surface of the field oxide film 58 and the silicon substrate 50, that is, the active region, by adjusting the cleaning process when the unit process of FIGS. 10 to 13 is performed. For example, the present invention arbitrarily adjusts the step between the field oxide film 58 and the surface of the silicon substrate 50, that is, the active region, by adjusting the unit process for forming the trench 56 and the field oxide film 58.

도 14를 참조하면, 실리콘 기판(50)에 리세스 채널 형성용으로 50∼200Å의 하드 마스크 산화막(64) 및 300∼800Å의 하드 마스크 폴리실리콘막(66)을 순차적으로 형성한다. 이에 따라, 실리콘 기판(50)의 상부 부분과 필드 산화막(58)의 상 부 부분간에 단차가 형성된다. 실리콘 기판(50)의 상부 부분과 필드 산화막(58)의 상부 부분간에 단차는 도 10 내지 도 13의 단위 공정에 의하여 발생하는 단차와 하드 마스크 폴리실리콘막의 두께를 조절하여 만들어지는 단차가 모두 반영된다.Referring to FIG. 14, a 50-200 GPa hard mask oxide film 64 and a 300-800 GPa hard mask polysilicon film 66 are sequentially formed on the silicon substrate 50 to form a recess channel. As a result, a step is formed between the upper portion of the silicon substrate 50 and the upper portion of the field oxide film 58. The level difference between the upper portion of the silicon substrate 50 and the upper portion of the field oxide layer 58 reflects both the level difference generated by the unit process of FIGS. 10 to 13 and the level difference formed by adjusting the thickness of the hard mask polysilicon layer. .

도 15a, 도 15b 및 도 19를 참조하면, 라인형 리세스 채널 마스크를 이용한 포토리소그라피공정으로 하드 마스크 폴리실리콘막(66) 상에 포토레지스트 패턴(68)을 형성한 후, 포토레지스트 패턴(68)을 식각 마스크로 하드 마스크 폴리실리콘막(66)을 식각하는 하드 마스크 식각 공정을 실시한다. 이에 따라, 실리콘 기판(50)의 상부 부분과 필드 산화막(58)의 상부 부분간의 단차, 즉 하드 마스크 폴리실리콘막(66)의 표면 단차를 실리콘 기판(50)의 액티브 영역에 구현하여 기판 단차(70)를 형성한다. 하드 마스크 식각 공정시는 하드 마스크 폴리실리콘막(66)과 필드 산화막(58)간의 식각 선택비를 낮게 조절한다. 다시 말해, 하드 마스크를 구성하는 폴리실리콘막(66)과 필드 산화막(58)간의 선택비를 낮게 조절함으로써 일차적으로 하드 마스크 폴리실리콘막(66)의 표면 단차를 실리콘 기판(50)에 구현하여 기판 단차(70)를 형성한다. 특히, 도 15b에 도시한 바와 같이 본 발명은 종래 기술과 다르게 채널폭 방향으로 기판 단차(70)를 가지게 된다.15A, 15B, and 19, after the photoresist pattern 68 is formed on the hard mask polysilicon film 66 by a photolithography process using a linear recess channel mask, the photoresist pattern 68 is formed. ) As a etching mask, a hard mask etching process of etching the hard mask polysilicon film 66 is performed. Accordingly, the step difference between the upper part of the silicon substrate 50 and the upper part of the field oxide film 58, that is, the surface step of the hard mask polysilicon film 66, is implemented in the active region of the silicon substrate 50, 70). During the hard mask etching process, the etching selectivity between the hard mask polysilicon film 66 and the field oxide film 58 is controlled to be low. In other words, by controlling the selectivity ratio between the polysilicon film 66 and the field oxide film 58 constituting the hard mask to a low level, the surface step of the hard mask polysilicon film 66 is first implemented on the silicon substrate 50. The step 70 is formed. In particular, as shown in FIG. 15B, the present invention has a substrate step 70 in the channel width direction differently from the prior art.

도 16a, 도 16b 및 도 20을 참조하면, 포토레지스트 패턴(68)을 스트립하여 제거한 후, 패터닝된 하드 마스크 폴리실리콘막(66) 및 하드 마스크 산화막(64)을 식각 마스크로 하고, 산화막에 대한 폴리실리콘막의 선택비를 높게 조절하면서 실리콘 기판(50)을 더 식각하여 리세스 채널 트랜치(72)를 형성한다. 특히,본 발명은 도 16a 도시한 바와 같이 리세스 채널로 구성하여 유효 채널 길이를 증가시키면서, 더욱이 도 16b에 도시한 바와 같이 실리콘 기판(50)에 기판 단차(70)를 형성하여 유효 채널폭을 증가시킬 수 있다. 이에 따라, 본 발명은 구동 전류를 향상시킬 수 있고 70nm 이하의 고집적 모스펫 소자를 구현할 수 있다.Referring to FIGS. 16A, 16B, and 20, after the photoresist pattern 68 is stripped and removed, the patterned hard mask polysilicon film 66 and the hard mask oxide film 64 are used as etching masks. The silicon substrate 50 is further etched while adjusting the selectivity of the polysilicon film to form a recess channel trench 72. In particular, the present invention is formed by the recess channel as shown in Fig. 16a to increase the effective channel length, and furthermore, as shown in Fig. 16b to form a substrate step 70 in the silicon substrate 50 to reduce the effective channel width Can be increased. Accordingly, the present invention can improve the driving current and implement a highly integrated MOSFET device of 70 nm or less.

도 17을 참조하면, 실리콘 기판(70)의 전면에 30∼50Å의 게이트 산화막(73), 500∼1000Å의 게이트 폴리실리콘막(74), 1000∼1200Å의 게이트 텅스텐 실리사이드막(76) 및 2000∼2500Å의 게이트 하드 마스크 질화막(78)을 형성한다. 이어서, 게이트 마스크를 이용한 포토리소그라피공정을 진행하여 게이트 하드 마스크 질화막 패턴(78a)을 형성한다. 다음에, 게이트 하드 마스크 질화막 패턴(78a)을 식각 마스크로 게이트 식각 공정을 진행하여 게이트 산화막 패턴(73a), 게이트 폴리실리콘막 패턴(74a) 및 게이트 텅스텐 실리사이드막 패턴(76a)을 형성한다.Referring to FIG. 17, a gate oxide film 73 of 30 to 50 kV, a gate polysilicon film 74 of 500 to 1000 kV, a gate tungsten silicide film 76 of 1000 to 1200 kV, and 2000 to 2000 kV are formed on the entire surface of the silicon substrate 70. A 2500 nm gate hard mask nitride film 78 is formed. Next, a photolithography process using a gate mask is performed to form a gate hard mask nitride film pattern 78a. Next, a gate etching process is performed using the gate hard mask nitride film pattern 78a as an etch mask to form the gate oxide film pattern 73a, the gate polysilicon film pattern 74a, and the gate tungsten silicide film pattern 76a.

지금까지 설명한 바와 같이, 본 발명에 따른 변형된 리세스 채널 모스펫 소자의 제조방법은, 도 16a 도시한 바와 같이 채널 길이 방향으로 리세스 채널 트랜치를 형성하여 유효 채널 길이를 증가시키면서, 더욱이 도 16b에 도시한 바와 같이 채널 폭 방향으로도 실리콘 기판에 기판 단차를 형성하여 유효 채널폭도 증가시킬 수 있다. 이에 따라, 본 발명은 구동 전류를 향상시킬 수 있고 70nm 이하의 고집적 모스펫 소자를 구현할 수 있다. 그리고, 본 발명은 종래 제조 공정에 비하여 추가 공정이 없으므로 제조 비용 및 실제 구현성 측면에서 유리한 장점을 가진다.As described above, the method of manufacturing the modified recess channel MOSFET device according to the present invention further increases the effective channel length by forming the recess channel trench in the channel length direction as shown in FIG. 16A. As shown in the figure, the effective channel width can also be increased by forming a substrate step in the silicon substrate in the channel width direction. Accordingly, the present invention can improve the driving current and implement a highly integrated MOSFET device of 70 nm or less. In addition, the present invention has an advantage in terms of manufacturing cost and practical implementation since there is no additional process compared to the conventional manufacturing process.

Claims (6)

실리콘 기판에 트랜치 및 그에 매립된 필드 산화막을 형성하여 액티브 영역을 한정하되, 상기 필드 산화막과 실리콘 기판의 액티브 영역간에 단차를 발생시키는 단계;Forming a trench in the silicon substrate and a buried field oxide film to define an active region, wherein a step is generated between the field oxide film and the active region of the silicon substrate; 상기 실리콘 기판의 전면에, 하드 마스크막을 형성하는 단계;Forming a hard mask film on the entire surface of the silicon substrate; 상기 하드 마스크막을 패터닝할 때 상기 단차에 대응되게 상기 실리콘 기판의 액티브 영역에 채널폭 방향으로 기판 단차를 형성하는 단계; 및 Forming a substrate step in a channel width direction in an active region of the silicon substrate to correspond to the step when patterning the hard mask film; And 상기 패터닝된 하드 마스크막을 식각 마스크로 상기 실리콘 기판을 더 식각하여 채널 길이 방향으로 리세스 채널 트랜치를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 변형된 리세스 채널 모스펫 소자의 제조방법.And etching the silicon substrate by using the patterned hard mask layer as an etch mask to form a recess channel trench in a channel length direction. 제1항에 있어서,The method of claim 1, 상기 하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 변형된 리세스 채널 모스펫 소자의 제조방법.The hard mask film is a polysilicon film, characterized in that the manufacturing method of the modified recess channel MOSFET device. 제2항에 있어서,The method of claim 2, 상기 폴리실리콘막으로 이루어진 하드마스크막을 형성하기 전에 하드 마스크 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 변형된 리세스 채널 모스펫 소자의 제조방법.And forming a hard mask oxide film prior to forming the hard mask film made of the polysilicon film. 제1항에 있어서,The method of claim 1, 상기 필드 산화막과 실리콘 기판의 액티브 영역간의 단차는 상기 트랜치 및 필드 산화막을 형성하기 위한 단위 공정에서 수행하는 세정 공정을 이용하여 임의로 조절하는 것을 특징으로 하는 변형된 리세스 채널 모스펫 소자의 제조방법.The step between the field oxide film and the active region of the silicon substrate is arbitrarily adjusted using a cleaning process performed in a unit process for forming the trench and the field oxide film. 제1항에 있어서,The method of claim 1, 상기 하드 마스크막의 패터닝시 상기 필드 산화막에 대한 상기 하드 마스크막의 식각선택비를 낮게 하여 수행하는 것을 특징으로 하는 변형된 리세스 채널 모스펫 소자의 제조방법.The method of manufacturing the modified recess channel MOSFET device, wherein the etching process is performed by lowering the etch selectivity of the hard mask layer relative to the field oxide layer when the hard mask layer is patterned. 제1항에 있어서,The method of claim 1, 상기 패터닝된 하드 마스크을 식각 마스크로 상기 실리콘 기판을 식각할 때 상기 산화막에 대한 하드 마스크막의 식각 선택비를 높게 하여 수행하는 것을 특징으로 하는 변형된 리세스 채널 모스펫 소자의 제조방법.And etching the silicon substrate using the patterned hard mask as an etch mask to increase the etch selectivity of the hard mask layer with respect to the oxide layer.
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