KR20070096255A - Method of forming capacitor - Google Patents

Method of forming capacitor Download PDF

Info

Publication number
KR20070096255A
KR20070096255A KR1020060025788A KR20060025788A KR20070096255A KR 20070096255 A KR20070096255 A KR 20070096255A KR 1020060025788 A KR1020060025788 A KR 1020060025788A KR 20060025788 A KR20060025788 A KR 20060025788A KR 20070096255 A KR20070096255 A KR 20070096255A
Authority
KR
South Korea
Prior art keywords
fluorine
oxide film
template
capacitor
forming
Prior art date
Application number
KR1020060025788A
Other languages
Korean (ko)
Inventor
오정민
김상용
한정남
홍창기
이근택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060025788A priority Critical patent/KR20070096255A/en
Publication of KR20070096255A publication Critical patent/KR20070096255A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Abstract

A method for fabricating a capacitor is provided to prevent a lower electrode from collapsing by removing mold oxide layers and a sacrificial oxide layer pattern while using a fluorine-based solvent and by performing a rinse process and a dry process. A mold oxide layer is formed on a semiconductor substrate(1). The mold oxide layer is patterned to form a storage node hole. The sidewall and the bottom of the storage node hole are covered with a lower electrode(17a). The mold oxide layer is eliminated by using a fluorine-based solvent and fluorine-based etchant. A rinse process is performed by using a fluorine-based solvent. A dielectric layer and an upper electrode are formed.

Description

커패시터의 제조 방법{Method of forming capacitor}Method of manufacturing capacitor

도 1 내지 6은 본 발명의 일 실시예에 따른 커패시터를 형성하는 방법을 순차적으로 나타낸다. 1 to 6 sequentially illustrate a method of forming a capacitor according to an embodiment of the present invention.

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 커패시터의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor.

디램(DRAM, Dynamic Random Access Memory) 장치와 같은 반도체 소자는 하나의 셀이 하나의 트랜지스터와 하나의 커패시터로 구성된다. 디램 소자는 전원이 공급된 상태에서도 셀이 저장하는 정보가 일시적인 시간을 가지고 있다는 이유때문에 붙여진 이름이다. 그래서 이 셀은 주기적으로 읽혀지고 리프레쉬되어야 한다. 디램은 단위 비트당 단가가 저렴하며, 고집적화가 가능하며 읽기와 쓰기가 동시에 가능하다는 등의 이유로 많이 쓰이고 있다. 한편, 디램에서는 외부 요인등에 의해 커패시터에 저장된 전하(charge)가 유실되어 발생하는 소프트 에러(Soft error)가 발생할 수 있으며, 이는 소자의 오작동을 야기한다. 소프트 에러를 방지하기 위한 방법들 중에 하나로 커패시터의 커패시턴스를 높이는 방법이 있다. 커패시터의 커패시 턴스를 높이기 위한 방법들 중에 하나로 하부전극의 표면적을 넓히는 방법이 있다. 하부 전극의 표면적을 넓히기 위한 하나의 방편으로, 하부 전극을 실린더 형으로 형성하며, 하부전극의 높이를 매우 높게 형성한다. In a semiconductor device such as a dynamic random access memory (DRAM) device, one cell includes one transistor and one capacitor. The DRAM device is named because the information stored by the cell has a temporary time even when the power is supplied. So this cell should be read and refreshed periodically. DRAM is widely used because of low unit cost per unit bit, high integration, read and write. On the other hand, in the DRAM, a soft error caused by loss of charge stored in a capacitor due to an external factor may occur, which causes a device malfunction. One way to prevent soft errors is to increase the capacitance of a capacitor. One of the methods for increasing the capacitance of the capacitor is to increase the surface area of the lower electrode. In order to increase the surface area of the lower electrode, the lower electrode is formed in a cylindrical shape, and the height of the lower electrode is made very high.

종래의 디램 장치에서 커패시터를 형성하는 방법은, 반도체 기판 상에 주형산화막을 형성하고, 주형산화막을 패터닝하여 스토리지 노드홀을 형성한다. 이때, 주형산화막의 두께를 상대적으로 매우 두껍게 형성한다. 반도체 장치의 고집적화로 인해, 스토리지 노드홀의 직경도 작아지고 있다. 따라서, 스토리지 노드홀은 좁은 직경에 비해 매우 높은 높이를 가지게되어, 가로세로비(Aspect ratio)가 매우 커지게 된다. 이러한 스토리지 노드홀이 형성된 상기 반도체 기판 상에 하부전극막을 콘포말하게 형성한다. 그리고 희생산화막을 형성하여 상기 스토리지 노드홀을 채우고, 평탄화 식각 공정을 진행한다. 이로써, 스토리지 노드홀 안에 하부전극과 희생산화막 패턴이 남게 된다. 그리고 상기 주형산화막과 상기 희생산화막 패턴을 LAL(탈이온수(H2O), 불산(HF) 및 불화암모늄(NH4F)의 혼합용액)을 식각 용액으로 이용하여 제거한다. 그리고 탈이온수를 이용하여 린스하고 건조한다. 여기서, 하부전극들은 좁은 폭에 비해 상대적으로 매우 큰 높이를 가져 쓰러질 수 있다. 특히,물은 표면장력이 높아, 이웃하는 두개의 하부전극 사이에 존재하는 물의 표면장력에 의해, 하부전극들이 기울고 서로 붙게 된다. 이는 반도체 장치의 신뢰도를 저하시킨다. In the conventional DRAM device, a method of forming a capacitor includes forming a template oxide film on a semiconductor substrate and patterning the template oxide film to form a storage node hole. At this time, the thickness of the mold oxide film is relatively thick. Due to the high integration of semiconductor devices, the diameter of the storage node holes is also reduced. Therefore, the storage nodehole has a very high height compared to the narrow diameter, and the aspect ratio becomes very large. A lower electrode layer is conformally formed on the semiconductor substrate on which the storage node hole is formed. The sacrificial oxide layer is formed to fill the storage node hole, and the planarization etching process is performed. As a result, the lower electrode and the sacrificial oxide layer pattern remain in the storage node hole. The template oxide film and the sacrificial oxide film pattern are removed by using LAL (a mixed solution of deionized water (H 2 O), hydrofluoric acid (HF) and ammonium fluoride (NH 4 F)) as an etching solution. Rinse and dry with deionized water. Here, the lower electrodes may be collapsed with a relatively large height compared to the narrow width. In particular, water has a high surface tension, and the lower electrodes are inclined and adhered to each other by the surface tension of water existing between two neighboring lower electrodes. This lowers the reliability of the semiconductor device.

따라서, 본 발명에 따른 기술적 과제는 하부전극들의 쓰러짐을 방지하여, 신 뢰도를 향상시킬 수 있는 커패시터의 형성 방법을 제공하는데 있다. Therefore, the technical problem according to the present invention is to provide a method of forming a capacitor that can prevent the fall of the lower electrodes, thereby improving the reliability.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 형성 방법은 주형산화막과 희생산화막 패턴을 제거하는 습식 식각 공정, 린스 및 건조 공정등을 진행할 때, 종래의 탈이온수가 아닌 불소계 용매를 사용하는 것을 특징으로 한다. 불소계 용매는 탈이온수에 비해 현저히 낮은 표면장력을 가진다. 이로써, 주형산화막과 희생산화막 패턴을 제거할 때, 그리고 린스 및 건조 공정등을 진행할 때, 하부전극들의 쓰러짐을 최소화할 수 있다. The method of forming a capacitor according to the present invention for achieving the above technical problem is to use a fluorine-based solvent other than the conventional deionized water when performing a wet etching process, a rinse and a drying process to remove the template oxide film and the sacrificial oxide film pattern. It features. Fluorine-based solvents have a significantly lower surface tension than deionized water. As a result, when the template oxide film and the sacrificial oxide film pattern are removed, and the rinsing and drying processes are performed, the fall of the lower electrodes can be minimized.

보다 구체적으로 본 발명에 따른 커패시터의 형성 방법은 반도체 기판 상에 주형산화막을 형성하는 단계; 상기 주형산화막을 패터닝하여 스토리지노드홀을 형성하는 단계; 상기 스토리지 노드홀의 측벽과 바닥을 덮는 하부전극을 형성하는 단계; 불소계 용매와 불소계 식각제를 이용하여 상기 주형산화막을 제거하는 단계; 및 유전막과 상부전극을 형성하는 단계를 포함한다. More specifically, the method of forming a capacitor according to the present invention comprises the steps of forming a template oxide film on a semiconductor substrate; Patterning the template oxide layer to form a storage node hole; Forming a lower electrode covering sidewalls and bottoms of the storage node holes; Removing the template oxide film using a fluorine solvent and a fluorine etchant; And forming a dielectric film and an upper electrode.

상기 방법은 상기 주형산화막을 제거하는 단계 후에, 불소계 용매를 이용하여 린스(rinse) 공정을 진행하는 단계를 더 포함할 수 있다. 상기 린스 공정은 상기 불소계 용매와 알콜을 이용하여 진행될 수 있다. The method may further include performing a rinse process using a fluorine-based solvent after removing the template oxide film. The rinsing process may be performed using the fluorine-based solvent and alcohol.

상기 방법은 상기 주형산화막을 제거하는 단계 후에, 불소계 용매를 이용하여 건조하는 단계를 더 포함할 수 있다. 상기 건조하는 단계는 상기 불소계 용매와 알콜을 이용하여 진행될 수 있다. The method may further include drying using a fluorine-based solvent after removing the template oxide film. The drying may be performed using the fluorine-based solvent and alcohol.

상기 알콜은 상기 불소계 용매의 부피의 1부피%~70부피%로 사용될 수 있다. The alcohol may be used in 1% by volume to 70% by volume of the fluorine-based solvent.

상기 주형산화막을 형성하는 단계는, 상기 반도체 기판 상에 제 1 주형산화막을 형성하는 단계; 및 상기 제 1 주형산화막 상에 제 2 주형산화막을 형성하는 단계를 포함할 수 있으며, 상기 제 1 주형산화막은 상기 제 2 주형산화막 보다 식각률이 높은 물질로 형성될 수 있다. The forming of the template oxide film may include forming a first template oxide film on the semiconductor substrate; And forming a second template oxide film on the first template oxide film, wherein the first template oxide film may be formed of a material having an etching rate higher than that of the second template oxide film.

상기 스토리지 노드홀을 형성하는 단계는, 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 주형산화막과 상기 제 1 주형산화막을 이방성 식각하는 단계; 및 습식 식각을 진행하는 단계를 포함할 수 있으며, 이때 상기 습식 식각 단계에서, 상기 제 2 주형산화막이 식각되는 양은 상기 제 1 주형산화막이 식각되는 양보다 작아, 상기 스토리지 노드홀의 하부 폭은 상부 폭보다 넓게 형성된다. The forming of the storage node hole may include: anisotropically etching the second template oxide layer and the first template oxide layer using a mask pattern as an etching mask; And performing a wet etching process, wherein the wet etching step includes a smaller amount of the second template oxide layer being etched than an amount of the first template oxide layer being etched, and a lower width of the storage node hole is an upper width. It is formed more widely.

상기 하부전극을 형성하는 단계는, 상기 스토리지 노드홀이 형성된 상기 반도체 기판 상에 하부전극막을 콘포말하게 형성하는 단계; 상기 하부 전극막 상에 희생산화막을 적층하여 상기 스토리지 노드홀을 채우는 단계; 및 상기 희생산화막과 상기 하부전극막에 대해 평탄화 식각 공정을 진행하여, 상기 주형산화막 상의 상기 하부전극막과 상기 희생산화막을 제거하는 동시에, 상기 스토리지 노드홀의 측벽과 바닥을 덮는 콘포말한 하부전극과 상기 스토리지 노드홀 안에 희생산화막 패턴을 형성하는 단계를 포함할 수 있으며, 상기 주형산화막을 제거하는 단계는 상기 희생산화막 패턴도 제거한다. The forming of the lower electrode may include conformally forming a lower electrode layer on the semiconductor substrate on which the storage node hole is formed; Stacking a sacrificial oxide layer on the lower electrode layer to fill the storage node hole; Performing a planar etching process on the sacrificial oxide layer and the lower electrode layer to remove the lower electrode layer and the sacrificial oxide layer on the template oxide layer, and to cover the sidewalls and the bottom of the storage node hole; And forming a sacrificial oxide pattern in the storage node hole, and removing the template oxide film also removes the sacrificial oxide pattern.

상기 하부전극은 폴리실리콘, 티타늄질화막, 티타늄, 텅스텐, 루테늄 및 이리듐을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. The lower electrode may be formed of at least one material selected from the group consisting of polysilicon, titanium nitride, titanium, tungsten, ruthenium and iridium.

상기 불소계 용매는 하이드로플루오로에테르(hydrofluoro ether)일 수 있다. 상기 불소계 용매는 (CF3)3COCH3, (CF3)3COC2H5, CF3(CHF)2CF2CF3 및 C6F14를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. The fluorine-based solvent may be hydrofluoro ether. The fluorine-based solvent may be at least one selected from the group consisting of (CF 3 ) 3 COCH 3 , (CF 3 ) 3 COC 2 H 5 , CF 3 (CHF) 2 CF 2 CF 3, and C 6 F 14 .

상기 불소계 식각제는 불산(HF) 및 불화암모늄(NH4F)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 불소계 식각제는 불산일 경우, 상기 불소계 식각제는 상기 불소계 용매의 부피에 대해 0.001부피%~50부피%로 사용될 수 있다. The fluorine-based etching agent may be at least one selected from the group consisting of hydrofluoric acid (HF) and ammonium fluoride (NH 4 F). When the fluorine-based etchant is hydrofluoric acid, the fluorine-based etchant may be used in 0.001% by volume to 50% by volume with respect to the volume of the fluorine-based solvent.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. If it is mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 1 내지 6은 본 발명의 일 실시예에 따른 커패시터를 형성하는 방법을 순차적으로 나타낸다. 1 to 6 sequentially illustrate a method of forming a capacitor according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(1) 상에 층간절연막(3)을 형성한다. 도시하지는 않았지만, 상기 층간절연막(3)을 형성하기 전에, 게이트 전극과 소오스/드레인 영역을 포함하는 트랜지스터들을 형성할 수 있다. 상기 층간절연막(3)을 패터닝하여 상기 반도체 기판(1)을 노출시키는 스토리지홀을 형성하고 도전막을 채워 하부 전극콘택(5)을 형성한다. 상기 하부전극콘택(5)이 형성된 상기 반도체 기판(1)의 전면 상에 식각 저지막(7)을 형성한다. 상기 식각 저지막(7)은 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다. 상기 식각저지막(7) 상에 제 1 주형산화막(9) 및 제 2 주형산화막(11)을 차례로 형성한다. 상기 제 1 주형산화막(9)은 상기 제 2 주형산화막(11)보다 빠른 식각률을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 주형산화막(9)은 BPSG(Boron Phosphorus Silicate Glss)로 형성될 수 있으며, 상기 제 2 주형산화막(11)은 PETEOS(plasma enhanced tetraethyl orthosilicate, Si(OC2H5)4)로 형성될 수 있다. Referring to FIG. 1, an interlayer insulating film 3 is formed on a semiconductor substrate 1. Although not shown, transistors including a gate electrode and a source / drain region may be formed before the interlayer insulating layer 3 is formed. The interlayer insulating layer 3 is patterned to form a storage hole exposing the semiconductor substrate 1, and the lower electrode contact 5 is formed by filling the conductive layer. An etch stop layer 7 is formed on the entire surface of the semiconductor substrate 1 on which the lower electrode contacts 5 are formed. The etch stop layer 7 may be formed of a silicon nitride film or a silicon oxynitride film. The first template oxide layer 9 and the second template oxide layer 11 are sequentially formed on the etch stop layer 7. The first template oxide layer 9 may be formed of a material having an etching rate faster than that of the second template oxide layer 11. For example, the first template oxide layer 9 may be formed of BPSG (Boron Phosphorus Silicate Glss), and the second template oxide layer 11 may be formed of PETEOS (plasma enhanced tetraethyl orthosilicate, Si (OC 2 H 5 ) 4 ). It can be formed into).

도 2를 참조하면, 상기 제 2 주형산화막(11) 상에 마스크 패턴(13)을 형성한다. 상기 마스크 패턴(13)은 예를 들면 실리콘질화막으로 형성될 수 있다. 상기 마스크 패턴(13)을 식각마스크로 이용하여 상기 제 2 및 제 1 주형산화막들(11, 9)을 차례로 이방성 식각하여 상기 식각저지막(7)을 노출시키는 임시스토리지 노드홀(15)을 형성한다. 이로써 형성된 상기 임시 스토리지 노드홀(15)은 매끈한 수직의 측벽 프로파일을 가진다. Referring to FIG. 2, a mask pattern 13 is formed on the second mold oxide film 11. The mask pattern 13 may be formed of, for example, a silicon nitride film. By using the mask pattern 13 as an etching mask, the second and first template oxide films 11 and 9 are sequentially anisotropically etched to form a temporary storage node hole 15 exposing the etch stop layer 7. do. The temporary storage nodehole 15 thus formed has a smooth vertical sidewall profile.

도 3을 참조하면, 습식 식각을 진행하여 상기 임시 스토리지 노드홀(15)의 측벽의 상기 제 2 및 제 1 주형산화막들(11, 9)을 일부 식각한다. 이때, 불산을 포함하는 식각 용액을 이용할 수 있으며, 상기 제 1 주형산화막(9)의 식각되는 양이 상기 제 2 주형 산화막(11)의 식각되는 양보다 많다. 상기 임시 스토리지 노드홀(15)의 하부에 노출된 상기 식각 저지막(7)을 제거하여 스토리지 노드홀(16)을 형 성한다. 상기 스토리지 노드홀(16)의 상부 폭은 하부 폭보다 좁게 형성된다. Referring to FIG. 3, wet etching is performed to partially etch the second and first template oxide layers 11 and 9 of the sidewall of the temporary storage node hole 15. In this case, an etching solution including hydrofluoric acid may be used, and an amount of the first template oxide layer 9 to be etched is greater than an amount of the second template oxide layer 11 to be etched. The etch stop layer 7 exposed under the temporary storage node hole 15 is removed to form the storage node hole 16. The upper width of the storage node hole 16 is formed to be narrower than the lower width.

도 4를 참조하면, 상기 스토리지 노드홀(16)이 형성된 상기 반도체 기판(1)의 전면 상에 하부전극막(17)을 콘포말하게 형성한다. 상기 하부전극막(17)은 폴리실리콘, 티타늄질화막, 티타늄, 텅스텐, 루테늄 및 이리듐을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 하부전극막(17) 상에 희생 산화막(19)을 형성하여 상기 스토리지 노드홀(16)을 채운다. 상기 희생산화막(19)은 예를 들면 BPSG로 형성될 수 있다. Referring to FIG. 4, the lower electrode layer 17 is conformally formed on the entire surface of the semiconductor substrate 1 on which the storage node hole 16 is formed. The lower electrode layer 17 may be formed of at least one material selected from the group consisting of polysilicon, titanium nitride, titanium, tungsten, ruthenium, and iridium. A sacrificial oxide film 19 is formed on the lower electrode layer 17 to fill the storage node hole 16. The sacrificial oxide film 19 may be formed of, for example, BPSG.

도 5를 참조하면, 상기 희생산화막(19)과 상기 하부전극막(17)에 대해 CMP(Chemical mechanical polishing)와 같은 평탄화 식각 공정을 진행하여 상기 제 2 주형산화막(11) 상의 상기 희생산화막(19)과 상기 하부전극막(17)을 제거하고, 상기 스토리지 노드홀(16) 안에 하부전극(17a)과 희생산화막 패턴(19a)을 남긴다. 상기 스토리지 노드홀(16)의 하부 폭이 상부폭보다 넓게 형성되어, 본 발명의 하부전극은 통상적인 실린더 형태의 하부전극보다 넓은 표면적을 가질 수 있다. 이로써 커패시턴스를 증가시킬 수 있다. Referring to FIG. 5, the sacrificial oxide layer 19 on the second template oxide layer 11 is formed by performing a planarization etching process such as chemical mechanical polishing (CMP) on the sacrificial oxide layer 19 and the lower electrode layer 17. ) And the lower electrode layer 17, and the lower electrode 17a and the sacrificial oxide layer pattern 19a are left in the storage node hole 16. Since the lower width of the storage node hole 16 is formed to be wider than the upper width, the lower electrode of the present invention may have a larger surface area than the lower electrode of a conventional cylindrical shape. This can increase the capacitance.

도 6을 참조하면, 불소계 용매와 불소계 식각제를 이용하여 상기 제 1 및 제 2 주형산화막들(9, 11) 및 상기 희생산화막 패턴(19a)을 제거하여 상기 하부전극(17a)의 외측벽들과 상기 식각 저지막(7)을 노출시킨다. 상기 불소계 용매는 하이드로플루오로에테르(hydrofluoro ether)일 수 있다. 상기 하이드로플루오로에테르(hydrofluoro ether)는 예를 들면 (CF3)3COCH3 또는 (CF3)3COC2H5,일 수 있다. 이 외 에 상기 불소계 용매는 CF3(CHF)2CF2CF3 또는 C6F14일 수 있다. 상기 불소계 식각제는 불산(HF) 및 불화암모늄(NH4F)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 불소계 식각제는 불산일 경우, 상기 불소계 식각제는 상기 불소계 용매의 부피에 대해 0.001부피%~50부피%로 사용될 수 있다. 상기 불소계 용매는 종래의 물에 비해 표면장력이 작다. 또한 불산과 불소계 용매를 혼합하여 식각액으로 사용할 경우, 불산과 물을 혼합하여 식각액으로 사용할 경우 보다 산화막의 식각률이 뛰어나다. 따라서 상기 하부전극(17a)의 쓰러짐 없이, 상기 제 1 및 제 2 주형산화막들(9, 11) 및 상기 희생산화막 패턴(19a)을 신속히 제거할 수 있다. 상기 제 1 및 제 2 주형산화막들(9, 11) 및 상기 희생산화막 패턴(19a)을 제거한 후에, 상기 불소계 용매를 이용하여 린스 및 건조 공정을 진행할 수 있다. 린스 및 건조 공정에서 상기 불소계 용매에 알콜을 더 첨가하여 사용할 수 있다. 이때 알콜로는 이소프로필알콜(Isopropyl alcohol)등이 사용될 수 있다. 상기 알콜은 상기 불소계 용매의 부피의 1부피%~70부피%로 사용될 수 있다. Referring to FIG. 6, the first and second template oxide layers 9 and 11 and the sacrificial oxide layer pattern 19a are removed using a fluorine-based solvent and a fluorine-based etchant to form outer walls of the lower electrode 17a. The etch stop layer 7 is exposed. The fluorine-based solvent may be hydrofluoro ether. The hydrofluoroether may be (CF 3 ) 3 COCH 3 or (CF 3 ) 3 COC 2 H 5 , for example. In addition, the fluorine-based solvent may be CF 3 (CHF) 2 CF 2 CF 3 or C 6 F 14 . The fluorine-based etching agent may be at least one selected from the group consisting of hydrofluoric acid (HF) and ammonium fluoride (NH 4 F). When the fluorine-based etchant is hydrofluoric acid, the fluorine-based etchant may be used in 0.001% by volume to 50% by volume with respect to the volume of the fluorine-based solvent. The fluorine-based solvent has a smaller surface tension than conventional water. In addition, when the hydrofluoric acid and the fluorine-based solvent is mixed and used as an etching solution, the etching rate of the oxide film is superior to that when the hydrofluoric acid and water are mixed and used as the etching solution. Accordingly, the first and second template oxide layers 9 and 11 and the sacrificial oxide pattern 19a may be removed quickly without falling down of the lower electrode 17a. After removing the first and second template oxide layers 9 and 11 and the sacrificial oxide layer pattern 19a, the fluorine-based solvent may be used to rinse and dry. In the rinsing and drying process, alcohol may be further added to the fluorine-based solvent. At this time, isopropyl alcohol (Isopropyl alcohol) may be used as the alcohol. The alcohol may be used in 1% by volume to 70% by volume of the fluorine-based solvent.

한편, 표 1은 종래의 용매로 사용되는 물과, 린스 및 건조에 사용되는 이소프로필알콜, 그리고 상기 불소계 용매의 일 예로서 (CF3)3COCH3 각각의 표면장력, 증기압, 밀도 및 점도 등의 물리적 성질들을 나타낸다. Table 1 shows surface tension, vapor pressure, density and viscosity of each of (CF 3 ) 3 COCH 3 as an example of water used as a conventional solvent, isopropyl alcohol used for rinsing and drying, and the fluorine-based solvent. The physical properties of

탈이온수(H2O)Deionized Water (H 2 O) IPA(Isopropyl alcohol)Isopropyl alcohol (IPA) (CF3)3COCH3 (CF 3 ) 3 COCH 3 표면장력(dynes/cm)Surface tension (dynes / cm) 7272 21.721.7 1414 증기압(mmHg@25℃)Vapor Pressure (mmHg @ 25 ℃) 2424 4040 202202 밀도(g/ml@25℃)Density (g / ml @ 25 ℃) 1One 0.780.78 1.521.52 점도(cps@25℃)Viscosity (cps @ 25 ℃) 0.8940.894 1.7711.771 0.60.6

표 1을 살펴보면, 불소계 용매인 (CF3)3COCH3는 물이나 이소프로필알콜(IPA) 보다 표면장력이 낮으나 높은 증기압을 가진다. 따라서, 불소계 용매를 린스 및 건조 공정등에 사용할 경우, 하부전극들의 쓰러짐을 최소화할 수 있으며, 빠르게 건조시킬 수 있다. Referring to Table 1, (CF 3 ) 3 COCH 3, which is a fluorine-based solvent, has a lower surface tension than water or isopropyl alcohol (IPA) but has a high vapor pressure. Therefore, when the fluorine-based solvent is used in the rinsing and drying process, the fall of the lower electrodes can be minimized, and the drying can be quick.

표 2는 종래의 식각 용액으로 사용되는 LAL(탈이온수, 불산 및 불화암모늄의 혼합용액)과, 본 발명의 식각 용액으로, 불소계 용매로서 (CF3)3COCH3와 불소계 식각제로서 불산의 혼합용액의 물질들(PETEOS, BPSG 및 SiN)에 대한 식각률을 나타낸다. Table 2 shows a mixture of LAL (a mixed solution of deionized water, hydrofluoric acid and ammonium fluoride) used as a conventional etching solution and (CF 3 ) 3 COCH 3 as a fluorine solvent and a hydrofluoric acid as a fluorine etchant in an etching solution of the present invention. Etch rates for the materials of the solution (PETEOS, BPSG and SiN) are shown.

종래의 식각용액(LAL)Conventional Etching Solution (LAL) 본 발명의 식각용액((CF3)3COCH3+HF)Etching solution of the present invention ((CF 3 ) 3 COCH 3 + HF) PETEOS에 대한 식각률(Å/분)Etch Rate for PETEOS (Å / min) 10601060 12731273 BPSG에 대한 식각률(Å/분)Etch Rate for BPSG (Å / min) 423423 20542054 SiN에 대한 식각률(Å/분)Etch Rate for SiN (Å / min) 1010 5151

표 2를 살펴보면, 본 발명의 식각용액을 이용할 경우, 종래의 LAL을 이용하는 것보다 PETEOS나 BPSG등을 빠르게 식각할 수 있다. 이로써 공정 시간을 단축시킬 수 있다. Looking at Table 2, when using the etching solution of the present invention, it is possible to etch PETEOS or BPSG faster than using a conventional LAL. This can shorten the process time.

따라서, 표 1 및 2에서 알 수 있듯이, 상기 주형산화막들(9, 11) 및 상기 희생산화막 패턴(19a)을 제거할 때나, 제거한 후의 린스 및 건조 공정에 본 발명에 따른 불소계 용매를 이용할 경우, 하부전극들의 쓰러짐을 방지할 수 있으며, 보다 깨끗하고 빠르게 공정들을 진행할 수 있다. Therefore, as can be seen in Tables 1 and 2, when the template oxide films 9 and 11 and the sacrificial oxide film pattern 19a are removed, or when the fluorine-based solvent according to the present invention is used in the rinsing and drying process after the removal, The lower electrodes can be prevented from falling down and processes can be cleaner and faster.

후속으로, 도시하지는 않았지만, 유전막과 상부전극막을 콘포말하게 형성하여 커패시터를 완성한다. Subsequently, although not shown, the dielectric film and the upper electrode film are conformally formed to complete the capacitor.

따라서, 본 발명에 따른 커패시터의 제조 방법에 따르면, 불소계 용매를 이용하여 주형산화막들 및 희생산화막 패턴을 제거하고 린스 및 건조 공정을 진행하므로써, 하부전극들의 쓰러짐을 방지할 수 있으며, 보다 깨끗하고 빠르게 공정들을 진행할 수 있다. 이로써 공정시간을 단축시키는 동시에 신뢰성 있는 커패시터를 형성할 수 있다. Therefore, according to the method of manufacturing the capacitor according to the present invention, by removing the template oxide film and the sacrificial oxide pattern by using a fluorine-based solvent and rinsing and drying process, it is possible to prevent the fall of the lower electrodes, more clean and faster The processes can proceed. This can shorten the process time and form a reliable capacitor.

Claims (15)

반도체 기판 상에 주형산화막을 형성하는 단계;Forming a template oxide film on the semiconductor substrate; 상기 주형산화막을 패터닝하여 스토리지노드홀을 형성하는 단계;Patterning the template oxide layer to form a storage node hole; 상기 스토리지 노드홀의 측벽과 바닥을 덮는 하부전극을 형성하는 단계; Forming a lower electrode covering sidewalls and bottoms of the storage node holes; 불소계 용매와 불소계 식각제를 이용하여 상기 주형산화막을 제거하는 단계; 및Removing the template oxide film using a fluorine solvent and a fluorine etchant; And 유전막과 상부전극을 형성하는 단계를 포함하는 커패시터의 제조 방법. Forming a dielectric film and an upper electrode. 제 1 항에 있어서,The method of claim 1, 상기 주형산화막을 제거하는 단계 후에, 불소계 용매를 이용하여 린스(rinse) 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제조 방법.After removing the template oxide film, the method of manufacturing a capacitor, characterized in that further comprising the step of rinsing (rinse) using a fluorine-based solvent. 제 2 항에 있어서,The method of claim 2, 상기 린스 공정은 상기 불소계 용매와 알콜을 이용하여 진행되는 것을 특징으로 하는 커패시터의 제조 방법.The rinsing process is a method for producing a capacitor, characterized in that the proceed using the fluorine-based solvent and alcohol. 제 3 항에 있어서,The method of claim 3, wherein 상기 알콜은 상기 불소계 용매의 부피의 1부피%~70부피%로 사용되는 것을 특 징으로 하는 커패시터의 제조 방법.The alcohol is a method of producing a capacitor, characterized in that used in 1% by volume to 70% by volume of the fluorine-based solvent. 제 1 항에 있어서,The method of claim 1, 상기 주형산화막을 제거하는 단계 후에, 불소계 용매를 이용하여 건조하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제조 방법. After removing the template oxide film, the method of manufacturing a capacitor, characterized in that further comprising the step of drying using a fluorine-based solvent. 제 5 항에 있어서,The method of claim 5, 상기 건조하는 단계는 상기 불소계 용매와 알콜을 이용하여 진행되는 것을 특징으로 하는 커패시터의 제조 방법.The drying step is a method of manufacturing a capacitor, characterized in that proceed with the fluorine-based solvent and alcohol. 제 6 항에 있어서,The method of claim 6, 상기 알콜은 상기 불소계 용매의 부피의 1부피%~70부피%로 사용되는 것을 특징으로 하는 커패시터의 제조 방법.The alcohol is a method for producing a capacitor, characterized in that used in 1% by volume to 70% by volume of the fluorine-based solvent. 제 1 항에 있어서,The method of claim 1, 상기 주형산화막을 형성하는 단계는,Forming the template oxide film, 상기 반도체 기판 상에 제 1 주형산화막을 형성하는 단계; 및Forming a first template oxide film on the semiconductor substrate; And 상기 제 1 주형산화막 상에 제 2 주형산화막을 형성하는 단계를 포함하며,Forming a second template oxide film on the first template oxide film; 상기 제 1 주형산화막은 상기 제 2 주형산화막 보다 식각률이 높은 물질로 형성되는 것을 특징으로 하는 커패시터의 제조 방법.And the first template oxide film is formed of a material having a higher etching rate than the second template oxide film. 제 8 항에 있어서,The method of claim 8, 상기 스토리지 노드홀을 형성하는 단계는,Forming the storage node hole, 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 주형산화막과 상기 제 1 주형산화막을 이방성 식각하는 단계; 및Anisotropically etching the second template oxide film and the first template oxide film using a mask pattern as an etching mask; And 습식 식각을 진행하는 단계를 포함하되,Including wet etching. 상기 습식 식각 단계에서, 상기 제 2 주형산화막이 식각되는 양은 상기 제 1 주형산화막이 식각되는 양보다 작아, 상기 스토리지 노드홀의 하부 폭은 상부 폭보다 넓은 것을 특징으로 하는 커패시터의 제조 방법. In the wet etching step, the amount of the second template oxide film is etched less than the amount of the first template oxide film is etched, the lower width of the storage node hole is a capacitor manufacturing method, characterized in that wider than the upper width. 제 1 항에 있어서,The method of claim 1, 상기 하부전극을 형성하는 단계는,Forming the lower electrode, 상기 스토리지 노드홀이 형성된 상기 반도체 기판 상에 하부전극막을 콘포말하게 형성하는 단계;Conformally forming a lower electrode layer on the semiconductor substrate on which the storage node hole is formed; 상기 하부 전극막 상에 희생산화막을 적층하여 상기 스토리지 노드홀을 채우는 단계; 및Stacking a sacrificial oxide layer on the lower electrode layer to fill the storage node hole; And 상기 희생산화막과 상기 하부전극막에 대해 평탄화 식각 공정을 진행하여, 상기 주형산화막 상의 상기 하부전극막과 상기 희생산화막을 제거하는 동시에, 상기 스토리지 노드홀의 측벽과 바닥을 덮는 콘포말한 하부전극과 상기 스토리지 노드홀 안에 희생산화막 패턴을 형성하는 단계를 포함하며,Performing a planar etching process on the sacrificial oxide layer and the lower electrode layer to remove the lower electrode layer and the sacrificial oxide layer on the template oxide layer, and to cover the sidewalls and the bottom of the storage node hole and the conformal lower electrode. Forming a sacrificial oxide pattern in the storage node hole; 상기 주형산화막을 제거하는 단계는 상기 희생산화막 패턴도 제거하는 것을 특징으로 하는 커패시터의 제조 방법. The removing of the template oxide film may include removing the sacrificial oxide film pattern. 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 폴리실리콘, 티타늄질화막, 티타늄, 텅스텐, 루테늄 및 이리듐을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 커패시터의 제조 방법. The lower electrode is formed of at least one material selected from the group consisting of polysilicon, titanium nitride, titanium, tungsten, ruthenium and iridium. 제 1 내지 11항 중에 어느 하나의 항에 있어서,The method according to any one of claims 1 to 11, 상기 불소계 용매는 하이드로플루오로에테르(hydrofluoro ether)인 것을 특징으로 하는 커패시터의 제조 방법. The fluorine-based solvent is a method for producing a capacitor, characterized in that the hydrofluoro ether (hydrofluoro ether). 제 1 내지 11항 중에 어느 하나의 항에 있어서,The method according to any one of claims 1 to 11, 상기 불소계 용매는 (CF3)3COCH3, (CF3)3COC2H5, CF3(CHF)2CF2CF3 및 C6F14를 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 커패시터의 제조 방법. The fluorine-based solvent is at least one selected from the group consisting of (CF 3 ) 3 COCH 3 , (CF 3 ) 3 COC 2 H 5 , CF 3 (CHF) 2 CF 2 CF 3 and C 6 F 14 Method of manufacturing a capacitor. 제 1 내지 11항 중에 어느 하나의 항에 있어서,The method according to any one of claims 1 to 11, 상기 불소계 식각제는 불산(HF) 및 불화암모늄(NH4F)를 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 커패시터의 제조 방법. The fluorine-based etchant is at least one member selected from the group consisting of hydrofluoric acid (HF) and ammonium fluoride (NH 4 F). 제 14 항에 있어서,The method of claim 14, 상기 불소계 식각제는 불산이며,The fluorine-based etching agent is hydrofluoric acid, 상기 불소계 식각제는 상기 불소계 용매의 부피에 대해 0.001부피%~50부피%로 사용되는 것을 특징으로 하는 커패시터의 제조 방법. The fluorine-based etching agent is a capacitor manufacturing method, characterized in that used in 0.001% by volume to 50% by volume relative to the volume of the fluorine-based solvent.
KR1020060025788A 2006-03-21 2006-03-21 Method of forming capacitor KR20070096255A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060025788A KR20070096255A (en) 2006-03-21 2006-03-21 Method of forming capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060025788A KR20070096255A (en) 2006-03-21 2006-03-21 Method of forming capacitor

Publications (1)

Publication Number Publication Date
KR20070096255A true KR20070096255A (en) 2007-10-02

Family

ID=38803118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060025788A KR20070096255A (en) 2006-03-21 2006-03-21 Method of forming capacitor

Country Status (1)

Country Link
KR (1) KR20070096255A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101457304B1 (en) * 2013-10-07 2014-11-03 인하대학교 산학협력단 Method of preparing high dielectric insulating material and insulating device using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101457304B1 (en) * 2013-10-07 2014-11-03 인하대학교 산학협력단 Method of preparing high dielectric insulating material and insulating device using the same

Similar Documents

Publication Publication Date Title
US20050263814A1 (en) Bottom electrode of capacitor of semiconductor device and method of forming the same
KR100553839B1 (en) Capacitor, Method for manufacturing the capacitor, Semiconductor device including the capacitor, and Method for manufacturing the semiconductor device
KR100666387B1 (en) Method of manufacturing a conductive pattern and semiconductor device using the same
KR100650632B1 (en) Method for manufacturing a capacitor and method for manufacturing a semiconductor device using the same
CN1222029C (en) Method for producing cylindrical capacitor of semicondcutor device
KR100301064B1 (en) method for manufacturing cylinder-type storage electrode of semiconductor device
KR20040078828A (en) Method for forming capacitor in semiconductor device
KR100555533B1 (en) Semiconductor memory device having cylinder type storage electrode and method for manufacturing the same
US20090311842A1 (en) Method for fabricating a semiconductor memory device
KR100849066B1 (en) Method for forming mim capacitor of cylinder type
KR20070096255A (en) Method of forming capacitor
KR20100036006A (en) Method of manufacturing semiconductor device
KR100526885B1 (en) Method for forming capacitor for use in semicondutor device
TWI833380B (en) Method of forming semiconductor structure
KR20070031503A (en) Cylinder-typed capacitor and method of manufacturing the same
KR100527562B1 (en) A method for forming a storage node of a semiconductor device
KR100674894B1 (en) Method for storage node separation through second chemical mechanical polishing process
KR20010059173A (en) A method for forming a capacitor of semiconductor device
KR20050024979A (en) Method of forming capacitor
KR100866127B1 (en) Method for forming capacitor of semiconductor device
KR20050066189A (en) A method for forming a capacitor of a semiconductor device
KR20000031055A (en) Structure of capacitor for semiconductor device and production method thereof
KR20040077041A (en) Method for forming a capacitor
GB2408147A (en) Bottom electrode of capacitor of semiconductor device
KR20060072963A (en) Method for forming storage node electrode of capacitor

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid