KR20070089499A - 플래시 메모리 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 디자인 룰 감소에 따른 플래시 메모리 소자의 특성 열화를 방지할 수 있는 플래시 메모리 셀 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판과, 상기 기판의 일부 영역이 일정 높이로 돌출되어 형성된 핀과, 상기 핀 및 상기 기판 상부의 단차를 따라 형성된 터널 산화막과, 상기 핀을 통해 서로 전기적으로 이격되도록 상기 핀의 양측부로 노출된 상기 터널 산화막 상부의 단차를 따라 형성된 플로팅 게이트와, 상기 플로팅 게이트를 덮도록 상기 터널 산화막의 양측부에 형성된 절연막과, 상기 플로팅 게이트 상부에 상기 절연막 및 상기 터널 산화막 상부의 단차를 따라 형성된 유전막과, 상기 유전막 상에 형성된 컨트롤 게이트를 포함하는 플래시 메모리 셀을 제공한다.
플래시 메모리 셀, 핀, 질화막, 전기적 산화막 두께, 3D.
Description
도 1은 본 발명의 실시예에 따른 플래시 메모리 셀을 도시한 단면도.
도 2a 내지 도 2h는 도 1에 도시된 본 발명의 실시예에 따른 플래시 메모리 셀 제조방법을 도시한 공정 단면도.
도 3은 실제로 본 발명의 실시예에 따라 형성된 플래시 메모리 셀을 도시한 TEM 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 포토레지스트 패턴
10a : 핀
13 : 터널 산화막
14 : 플로팅 게이트용 질화막
15 : 절연막
14a : 플로팅 게이트
17 : 트렌치
19 : 유전막
20 : 컨트롤 게이트
본 발명은 플래시 메모리 소자 기술에 관한 것으로, 특히 플래시 메모리 소자를 구성하는 플래시 메모리 셀의 구조 및 그 제조방법에 관한 것이다.
향후 차세대 플래시(FLASH) 메모리 소자에서는 디자인 룰(Design rule) 감소(shirink)에 따라 등가 산화막 두께(TOX의 전기적 두께 또는 EOT라 함)에 대한 한계가 오기 때문에 플래시 메모리 소자 특성을 유지하기 어렵게 된다. 또한, 터널 산화막의 특성 확보가 어렵게 된다.
그리고, 플로팅 게이트(Floating gate)의 스페이스(spase) 마진(margin) 부족으로 원하는 패턴(pattern) 구현이 어려우며 ONO(Oxide/Nitride/Oxide) 구조의 유전막에 대한 등가 산화막 두께 역시 한계에 다다르고 있으며, 디자인 룰 감소에 따라 인접 셀(cell) 간의 간섭(interference)이 증가하여 플래시 메모리 소자의 특성을 열화시킨다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 디자인 룰 감소에 따른 플래시 메모리 소자의 특성 열화를 방지할 수 있는 플래시 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판과, 상기 기판의 일부 영역이 일정 높이로 돌출되어 형성된 핀과, 상기 핀 및 상기 기판 상부의 단차를 따라 형성된 터널 산화막과, 상기 핀을 통해 서로 전기적으로 이격되도록 상기 핀의 양측부로 노출된 상기 터널 산화막 상부의 단차를 따라 형성된 플로팅 게이트와, 상기 플로팅 게이트를 덮도록 상기 터널 산화막의 양측부에 형성된 절연막과, 상기 플로팅 게이트 상부에 상기 절연막 및 상기 터널 산화막 상부의 단차를 따라 형성된 유전막과, 상기 유전막 상에 형성된 컨트롤 게이트를 포함하는 플래시 메모리 셀을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 일부 영역에서 일정 높이로 돌출된 핀이 형성된 기판을 제공하는 단계와, 상기 핀 및 상기 기판 상부의 단차를 따라 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상부의 단차를 따라 플로팅 게이트 형성용 절연물질을 증착하는 단계와, 상기 핀 상부에 형성된 상기 절연물질이 노출되도록 상기 핀의 양측부로 노출된 상기 절연물질을 덮는 절연막을 형성하는 단계와, 상기 핀 상부를 둘러싸는 상기 절연물질을 일정 깊이 식각하여 상기 핀을 통해 서로 전기적으로 이격된 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부에 상기 터널 산화막 및 상기 절연막 상부의 단차를 따라 유전막을 형성하는 단계와, 상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 셀 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 본 발명의 실시예에 따른 플래시 메모리 셀을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 셀은 3D 구조(structure)로 이루어진다. 이는, 기판(10) 상에 일정 부위가 일정 높이로 돌출된 핀(fin, 10a)이 형성되기 때문이다.
이렇듯, 본 발명의 플래시 메모리 셀은 3D 구조를 갖고 형성되므로 플로팅 및 컨트롤 게이트의 면적을 감소시키면서 유효 채널 길이(Effective Channel Length)를 증가시킬 수 있다. 이에 따라, 디자인 룰 감소에 따라 발생하는 인접한 셀 간의 간섭현상을 최소화하여 플래시 메모리 소자 특성을 개선시킬 수 있다.
구체적으로, 본 발명의 실시예에 따른 플래시 메모리 셀은 기판(10) 상에 중앙부에서 일정 높이로 돌출되어 형성된 핀(10a)과, 기판(10) 및 핀(10a)의 상부 단차를 따라 형성된 터널 산화막(13)과, 핀(10a)을 통해 서로 전기적으로 이격되도록 핀(10a)의 양측부로 노출된 터널 산화막(13) 상에 형성된 플로팅 게이트(14a)와, 플로팅 게이트(14a)를 덮도록 터널 산화막(13)의 양측부에 형성된 절연막(15)과, 플로팅 게이트(14a) 상부에 절연막(15) 및 터널 산화막(13) 상부의 단차를 따라 형성된 ONO 유전막(19, 이하 유전막이라 함)과, 유전막(19) 상에 형성된 컨트롤 게이트(20)로 이루어진다.
특히, 플로팅 게이트(14a)는 핀(10a)의 양측부에 각각 형성된 단차를 따라 터널 산화막(13) 상에 형성되되, 핀(10a)의 상부 표면보다 낮은 높이를 갖고 형성된다.
바람직하게, 플로팅 게이트(14a)는 질화막으로 이루어지는데, 이처럼 부도체인 질화막을 전하를 잡아두기(charge trapping) 위한 플로팅 게이트(14a)로 사용함으로써 전자의 유동성(mobility)을 감소시킬 수 있다. 이를 통해, 돌출된 영역의 기판(10a) 양측부에서 각각 전자의 밀도(density)를 다르게 조절(control)하여 프로그램 및 소거(Program/Erase) 동작 특성을 향상시킬 수 있다.
또한, 여기서 절연막(15)은 돌출된 영역의 터널 산화막(13) 양측부에서 일정 깊이의 트렌치를 갖고 형성되고, 이에 따라 유전막(19)은 트렌치로 인해 절연막 (15)과 터널 산화막(13) 간에 형성된 단차를 따라 형성된다. 이에 따라, 유전막(19)의 면적이 더욱 증가하게 되고, 이는 컨트롤 게이트(20)와 플로팅 게이트(14a) 간의 접촉 면적을 증가시키게 된다. 이를 통해, 컨트롤 게이트(20) 및 플로팅 게이트(14a) 간의 커플링비(coupling ratio)를 더욱 증가시켜 플래시 메모리 셀의 전류 특성 또한 향상시킬 수 있다.
이때, 터널 산화막(13)은 70Å 미만의 두께를 갖고 형성되고, 플로팅 게이트(14a)용 질화막은 10~150Å의 두께를 갖고 형성된다. 또한, 절연막(15)은 10~100Å의 두께로 형성된다.
컨트롤 게이트(20)는 폴리실리콘으로 이루어지는 것이 바람직하다.
도 3은 본 발명의 실시예에 따라 실제로 형성된 플래시 메모리 셀을 도시한 고분해능 투과전자 현미경(TEM, Transmission Electron Microscope) 사진이다.
이하에서는, 도 2a 내지 도 2h를 참조하여 도 1에 도시된 본 발명의 실시예에 따른 플래시 메모리 셀 제조방법을 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(10) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(11)을 형성한다. 여기서, 포토레지스트 패턴(11)은 기판(10)의 일부를 일정 깊이 식각하기 위하여 바람직하게는 셀 지역 기판(10)의 중앙부를 덮도록 형성한다.
이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(11, 도 2a 참조)을 마스크(mask)로 이용한 식각공정을 실시하여 노출된 영역의 기판(10)을 일정 깊이 (h) 식각한다. 바람직하게, 기판(10)의 식각 깊이는 1800Å으로 한다. 이로써, 기판(10)의 중앙부에는 약 1800Å 정도 돌출된 구조의 핀(10a)이 형성된다.
이어서, 라디컬 산화공정(Radical Oxidation)을 실시하여 기판(10) 및 핀(10a) 상부의 단차를 따라 터널 산화막(13)을 형성한다. 이는 기판(10)의 식각 손상(etch damage)을 보상하면서 플로팅 게이트 저부에 터널 산화막(13)을 형성하기 위함이다. 이때, 터널 산화막(13)은 10~100Å, 바람직하게는 70Å 미만의 두께로 형성한다.
이어서, 도 2c에 도시된 바와 같이, 터널 산화막(13) 상부의 단차를 따라 플로팅 게이트 형성을 위한 질화막(14)을 증착한 후, 핀(10a)으로 인해 형성된 기판(10) 단차가 제거되도록 질화막(14) 상부에 절연막(15)을 증착한다. 이때, 절연막(15)은 산화막 계열의 물질로 형성한다. 바람직하게는, 질화막(14)은 10~150Å의 두께로 형성한다. 이에 따라, 전기적 산화막 두께(EOT)를 100~150Å, 바람직하게는 130Å 미만으로 조절할 수 있다.
이렇듯, 본 발명의 실시예에서는 부도체인 질화막(14)을 전하를 잡아두기 위한 플로팅 게이트로 사용함으로써 전자의 유동성을 감소시킬 수 있다. 이를 통해, 핀(10a) 양측부에서 각각 전자의 밀도(density)를 다르게 조절(control)하여 프로그램 및 소거(Program/Erase) 동작 특성을 향상시킬 수 있다.
이어서, 도 2d에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정을 실시하여 질화막(14) 상부 표면이 노출될 때까지 절연막(15)을 평탄화한다. 바람직하게는, LSS(Low Selectivity Slurry)를 사용하여 절연막(15)을 식각한 후, HSS(High Selctivity Slurry)를 사용하여 절연막(15) 식각시 질화막(14) 상부에서 식각이 멈추도록 한다. 바람직하게, 질화막(14)의 손실이 10Å 미만이 되도록 CMP 공정시간을 조절한다.
이어서, 도 2e에 도시된 바와 같이, 질화막과 산화막의 식각 선택비를 이용한 습식식각공정을 실시하여 질화막(14, 도 2d 참조)만을 선택적으로 일정 깊이까지 식각한다. 이로써, 핀(10a) 양측부로 노출된 터널 산화막(13) 상에 각각 하나씩의 플로팅 게이트(14a)가 형성된다. 즉, 플로팅 게이트(14a)는 핀(10a)을 기준으로 서로 전기적으로 이격되어 형성되는 것이다.
바람직하게는, 습식식각공정은 인산(H3PO4) 용액을 이용하여 약 150℃의 온도에서 진행함으로써, 질화막(14)의 식각 깊이가 약 1000~3000Å이 되도록 한다.
이어서, 도 2f에 도시된 바와 같이, 질화막과 산화막의 식각 선택비를 이용한 전면식각공정(Blanket Etch) 또는 별도의 마스크 패턴을 이용한 식각공정을 실시하여 돌출된 영역의 터널 산화막(13) 상단부 양측에 일정 깊이의 트렌치(17)를 형성한다. 이는, 절연막(15)과 터널 산화막(13) 간에 단차를 형성함으로써, 후속으로 형성될 유전막의 면적을 확보하기 위함이다. 이를 통해, 단지 3D 구조의 플래시 메모리 셀을 제조하는 것보다 커플링비 확보효과를 더욱 증대시킬 수 있다.
이어서, 도 2g에 도시된 바와 같이, 절연막(15)과 터널 산화막(13) 간의 상부 단차를 따라 유전막(19)을 증착한다. 바람직하게, 유전막(19)은 ONO 구조로 형성한다.
이어서, 도 2h에 도시된 바와 같이, 트렌치(17, 도 2f 참조)가 매립되도록 유전막(19) 상에 컨트롤 게이트(20)를 형성한다. 바람직하게, 컨트롤 게이트(20)는 폴리실리콘막을 증착하여 형성한다. 이로써, 3D 구조의 플래시 메모리 셀 형성공정이 완료된다.
이처럼, 3D 구조의 플래시 메모리 셀을 제조함으로써 플로팅 및 컨트롤 게이트의 면적을 감소시키면서 유효 채널 길이를 증가시킬 수 있다. 이에 따라, 디자인 룰 감소에 따라 발생하는 인접한 셀 간의 간섭현상을 최소화하여 플래시 메모리 소자 특성을 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리 셀을 3D 구조로 형성시킴으로써, 플로팅 및 컨트롤 게이트의 면적을 감소시키면서 유효 채널 길이(Effective Channel Length)를 증가시킬 수 있다. 이에 따라, 디자인 룰 감소에 따라 발생하는 인접한 셀 간의 간섭현상을 최소화하여 플래시 메모리 소자 특성을 개선시킬 수 있다.
또한, 본 발명에 의하면, 부도체인 질화막을 전하를 잡아두기(charge trapping) 위한 플로팅 게이트로 사용함으로써 전자의 유동성(mobility)을 감소시킬 수 있다. 이를 통해, 핀 양측부에서 각각 전자의 밀도(density)를 다르게 조절(control)하여 프로그램 및 소거(Program/Erase) 동작 특성을 향상시킬 수 있다.
Claims (17)
- 기판;상기 기판의 일부 영역이 일정 높이로 돌출되어 형성된 핀;상기 핀 및 상기 기판 상부의 단차를 따라 형성된 터널 산화막;상기 핀을 통해 서로 전기적으로 이격되도록 상기 핀의 양측부로 노출된 상기 터널 산화막 상부의 단차를 따라 형성된 플로팅 게이트;상기 플로팅 게이트를 덮도록 상기 터널 산화막의 양측부에 형성된 절연막;상기 플로팅 게이트 상부에 상기 절연막 및 상기 터널 산화막 상부의 단차를 따라 형성된 유전막; 및상기 유전막 상에 형성된 컨트롤 게이트를 포함하는 플래시 메모리 셀.
- 제 1 항에 있어서,상기 플로팅 게이트는 질화막으로 이루어진 플래시 메모리 셀.
- 제 2 항에 있어서,상기 플로팅 게이트는 상기 핀의 상부 표면보다 낮은 높이로 형성된 플래시 메모리 셀.
- 제 3 항에 있어서,상기 절연막은 산화막으로 이루어진 플래시 메모리 셀.
- 제 4 항에 있어서,상기 유전막은 ONO 구조로 형성된 플래시 메모리 셀.
- 제 3 항 내지 제 5 항 중 어느 하나의 항에 있어서,상기 절연막은 상기 핀의 양측부에서 일정 깊이의 트렌치를 갖고 형성된 플래시 메모리 셀.
- 일부 영역에서 일정 높이로 돌출된 핀이 형성된 기판을 제공하는 단계;상기 핀 및 상기 기판 상부의 단차를 따라 터널 산화막을 형성하는 단계;상기 터널 산화막 상부의 단차를 따라 플로팅 게이트 형성용 절연물질을 증착하는 단계;상기 핀 상부에 형성된 상기 절연물질이 노출되도록 상기 핀의 양측부로 노출된 상기 절연물질을 덮는 절연막을 형성하는 단계;상기 핀 상부를 둘러싸는 상기 절연물질을 일정 깊이 식각하여 상기 핀을 통해 서로 전기적으로 이격된 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상부에 상기 터널 산화막 및 상기 절연막 상부의 단차를 따라 유전막을 형성하는 단계; 및상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 셀 제조방법.
- 제 7 항에 있어서,상기 절연물질은 질화막으로 형성하는 플래시 메모리 셀 제조방법.
- 제 8 항에 있어서,상기 핀이 형성된 기판을 제공하는 단계는,일정 두께의 상기 기판을 준비하는 단계; 및상기 기판의 일부를 일정 깊이 식각하는 단계로 이루어지는 플래시 메모리 셀 제조방법.
- 제 9 항에 있어서,상기 절연막은 산화막으로 형성하는 플래시 메모리 셀 제조방법.
- 제 10 항에 있어서,상기 플로팅 게이트는,상기 산화막과 질화막 간의 식각 선택비를 이용한 습식식각공정을 통해 상기 절연물질을 식각하여 형성하는 플래시 메모리 셀 제조방법.
- 제 11 항에 있어서,상기 절연막을 형성하는 단계는,상기 절연물질 전체를 덮는 상기 절연막을 증착하는 단계; 및상기 핀 상부의 상기 절연물질이 노출될 때까지 상기 절연막을 평탄화하는 단계를 포함하는 플래시 메모리 셀 제조방법.
- 제 12 항에 있어서,상기 평탄화는 LSS 및 HSS를 이용한 CMP 공정으로 이루어지는 플래시 메모리 셀 제조방법.
- 제 13 항에 있어서,서로 전기적으로 절연된 상기 플로팅 게이트를 형성한 후,상기 핀 양측부에 존재하는 상기 절연막을 일정 깊이 식각하여 상기 플로팅 게이트 상부의 상기 절연막 내에 트렌치를 형성하는 단계를 더 포함하는 플래시 메모리 셀 제조방법.
- 제 14 항에 있어서,상기 트렌치를 형성하는 단계는,전면식각공정 또는 별도의 마스크 패턴을 이용한 식각공정을 통해 이루어지는 플래시 메모리 셀 제조방법.
- 제 7 항 내지 제 15 항 중 어느 하나의 항에 있어서,상기 터널 산화막은 라디컬 산화공정을 실시하여 형성하는 플래시 메모리 셀 제조방법.
- 제 7 항 내지 제 15 항 중 어느 하나의 항에 있어서,상기 유전막은 ONO 구조로 형성하는 플래시 메모리 셀 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789276A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种浮栅及其制作方法 |
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2006
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