KR20070088273A - 메모리 디바이스 - Google Patents

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KR20070088273A
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Abstract

위상 변화 메모리 셀이 개시된다. 위상 변화 메모리 셀은 제 1 박막 스페이서 및 제 2 박막 스페이서를 포함한다. 제 1 박막 스페이서는 서브-리소그래피 치수를 정의하며 제 1 전극에 전기적으로 커플링된다. 제 2 박막 스페이서는 서브-리소그래피 치수를 정의하며 제 2 전극과 제 1 박막 스페이서 사이에 전기적으로 커플링된다. 이에 관해 위상 변화 메모리 셀은 제 1 박막 스페이서가 제 2 박막 스페이서와 전기적으로 접촉하는 경계부에 형성된다.

Description

메모리 디바이스{MEMORY DEVICE}
반도체 칩은 전자 디바이스용 메모리 스토리지를 제공하며, 전자 제품 업계에서 큰 인기를 누려 왔다. 일반적으로, 많은 반도체 칩은 통상적으로 실리콘 웨이퍼 상에 형성(생성)된다. 반도체 칩은 전자 디바이스들 중 메모리로서의 후속적인 사용을 위해 웨이퍼로부터 개별적으로 분리된다. 이에 관해 반도체 칩은 흔히 0과 1의 로직 값에 의해 특성화된 검색가능한 데이터(retrievable data)를 저장하도록 구성된 메모리 셀을 정의한다.
위상 변화 메모리 셀(phase change memory cell)은 2 이상의 별도의 상태(또는 위상) 사이에서 검색가능한 데이터를 저장할 수 있는 메모리 셀의 한 종류이다. 위상 변화 메모리 셀은 일반적으로 상태들 사이에서 스위칭(switch)될 수 있는 구조를 갖는다. 예를 들어, 위상 변화 메모리 셀의 한 종류의 원자 구조는 비정질 상태(amorphous state)와 1 이상의 정질 상태(crystalline state) 사이에서 스위칭될 수 있다. 이에 관해 원자 구조는 일반적인 비정질 상태와 다수의 정질 상태 사이에서 스위칭될 수 있거나, 원자 구조는 일반적인 비정질 상태와 균일한 정질 상태 사이에서 전환될 수 있다. 보편적으로, 비정질 상태는 정질 상태(들)보다 더 큰 전기 저항을 갖는 것으로 특성화될 수 있으며, 통상적으로 질서 있게 배열 된(disordered) 원자 구조를 포함한다. 이와 대조적으로, 정질 상태(들)는 일반적으로 매우 질서 있게 배열된(highly ordered) 원자 구조를 가지며, 비정질 상태보다 더 높은 전기 전도도를 갖는 것과 연계된다.
이러한 위상 변화 메모리 특성을 나타내는 물질들은 칼코게나이드(chalcogenide) 또는 칼코게나이드 물질(chalcogenic material)이라고도 하는 텔루르(Tellurium) 또는 셀레늄(Selenium)과 같은 주기율표의 VI 족 원소(또는 그 합금)를 포함한다. 또한, 다른 비-칼코게나이드 물질도 위상 변화 메모리 특성을 나타낸다. 칼코게나이드의 한가지 특성은 전기 저항이 비정질 상태와 정질 상태(들) 사이에서 변동된다는 것이며, 이 특성은 저항이 벌크 물질(bulk material)의 함수이거나 부분 물질(partial material)의 함수인 2 개의 레벨 또는 다수의 레벨 시스템들에서 유익하게 채택될 수 있다. 참조의 지침(point of reference)으로서, (예를 들어, 냉각 액체와 같이 순서 없이 배열된 구조를 나타내는) 비정질 상태와 (규칙적인 원자 구조를 나타내는) 정질 상태(들) 사이에서 칼코게나이드를 변화시키는 것이 비교적 용이하다. 이러한 방식으로 칼코게나이드의 상태들을 조작하는 것은 칼코게나이드를 함유한 메모리 셀로부터의 데이터의 검색 및 저장에 유용한 칼코게나이드의 전기적 특성에 걸쳐 선택적인 제어를 허용한다.
칼코게나이드의 원자 구조는 에너지의 인가에 의해 선택적으로 변화될 수 있다. 일반적으로 칼코게나이드에 대하여는 약 150 ℃의 낮은 온도에서 비정질 상태와 정질 상태가 모두 안정하다. 특정 칼코게나이드에 대한 결정화 온도(약 200 ℃)로 온도가 증가되는 경우에 칼코게나이드 내에서 결정의 핵성장(nucleation)이 시 작될 수 있다. 특히, 결정화 온도에서 유지되는 경우 칼코게나이드의 원자 구조는 매우 질서 있게 배열되며, 그 물질의 후속한 느린 냉각은 매우 질서 있게 배열된 (정질) 상태에서 원자 구조의 안정한 방위를 유도하게 된다. 칼코게나이드 물질 내에서 비정질 상태를 얻기 위해서는 국부 온도가 일반적으로 용융 온도(약 600 ℃) 이상으로 상승되어 매우 무작위적인 원자 구조를 달성한 다음, 비정질 상태에서의 원자 구조를 유지(lock)하기 위해 신속히 냉각된다.
위상 변화 메모리 셀의 한가지 공지된 구조에서, 메모리 셀은 위상 변화 메모리 물질(칼코게나이드) 및 저항성 전극(resistive electrode)의 교차점에 형성된다. 저항성 전극을 통해 적절한 값의 전류를 통과시키면 위상 변화 메모리 셀이 가열됨에 따라, 상술된 원리들에 의해 그 원자 구조 내에서의 위상 변화에 영향을 준다. 이러한 방식으로 위상 변화 메모리 셀은 로직 상태 0과 1 사이에서 선택적으로 스위칭될 수 있으며 및/또는 다수의 로직 상태 사이에서 선택적으로 스위칭될 수 있다.
상기의 배경기술을 염두하여, 위상 변화 메모리 셀을 형성하는 공지된 리소그래피 기술이 개선될 수 있다. 특히, 위상 변화 메모리 셀을 형성하는 공지된 리소그래피 기술은 저항성 전극과 위상 변화 메모리 물질 간의 큰 접촉 면적을 유도하므로, 로직 상태들 간의 온도 유도 변화들은 최적이 아니다.
본 발명의 일 실시예는 위상 변화 메모리 셀을 제공한다. 위상 변화 메모리 셀은 제 1 박막 스페이서(thin film spacer) 및 제 2 박막 스페이서를 포함한다. 상기 제 1 박막 스페이서는 서브-리소그래피 치수(sub-lithographic dimension)를 정의하며 제 1 전극에 전기적으로 커플링(couple)된다. 상기 제 2 박막 스페이서는 서브-리소그래피 치수를 정의하며 제 2 전극과 상기 제 1 박막 스페이서 사이에 전기적으로 커플링된다. 이에 관해 위상 변화 메모리 셀은 제 1 박막 스페이서가 제 2 박막 스페이서와 전기적으로 접촉하는 경계부에 형성된다.
다음의 도면들을 참조하여 본 발명의 실시예들을 더 알기 쉽게 설명한다. 도면들의 요소들은 서로에 대해 축적대로 되어 있지는 않다. 동일한 참조 번호들은 대응하는 유사한 부분들을 나타낸다.
도 1은 복수의 메모리 칩을 포함하는 메모리 웨이퍼의 일 실시예의 사시도를 예시한다.
도 2는 메모리 웨이퍼로부터 분리된 칩 상에 배치된 위상 변화 메모리 셀의 어레이를 예시하는 메모리 디바이스의 일 실시예의 평면도를 예시한다.
도 3은 도 2에 나타낸 메모리 디바이스의 일 실시예의 개략적 단면도를 예시한다.
도 4는 유전 물질의 필드(field) 내에 배치된 일련의 플러그(plug)의 일 실시예의 개략적 단면도를 예시한다.
도 5는 도 4에 예시된 절연 물질의 영역 내에 배치된 포토레지스트 층의 일 실시예의 개략적 단면도를 예시한다.
도 6은 인접한 플러그 상에 놓인 에지를 갖는 단차부(step)의 일 실시예의 개략적 단면도를 예시한다.
도 7은 도 6에 나타낸 인접한 플러그들 상에 놓이도록 배치된 단차부들의 평면도를 예시한다.
도 8은 도 6에 예시된 단차부의 최상부 위에 증착(deposit)된 스페이서 물질의 일 실시예의 개략적 단면도를 예시한다.
도 9는 플러그들의 복수의 로우(row)를 가로질러(across) 연장된 스페이서들의 일 실시예의 개략적 단면도를 예시한다.
도 10은 도 9에 예시된 스페이서들 위에 배치된 유전체의 일 실시예의 개략적 단면도를 예시한다.
도 11은 평탄화 단계(planarization step) 이후의 도 9에 나타낸 스페이서들의 일 실시예의 개략적 단면도를 예시한다.
도 12는 플러그들의 어레이의 일 실시예의 개략적 단면도를 예시한다.
도 13은 도 12에 예시된 어레이 내의 플러그들의 인접한 로우들 상에 위치된 포토레지스트 층의 일 실시예의 개략적 단면도를 예시한다.
도 14는 어레이의 로우들 내의 인접한 플러그들 상에 놓인 에지들을 갖는 산화물 단차부(oxide step)의 일 실시예의 개략적 단면도를 예시한다.
도 15는 어레이들의 로우들을 가로지르는 스페이서 물질의 증착의 일 실시예의 개략적 단면도를 예시한다.
도 16은 플러그들의 로우들 상에 중심이 잡히고 컬럼(column)들을 가로질러 연장되는 스페이서들의 일 실시예의 개략적 단면도를 예시한다.
도 17은 도 16에 예시된 스페이서들 상의 유전체의 증착의 일 실시예의 개략적 단면도를 예시한다.
도 18은 평탄화 단계 이후의 어레이의 컬럼들을 가로질러 연장되는 스페이서들의 일 실시예의 개략적 단면도를 예시한다.
도 19는 비-평행한(non-parallel) 스페이서들의 어레이의 일 실시예의 평면도이다.
도 20은 에칭 단계(etch step) 이후에 메모리 셀 안으로 분리된 비-평행한 스페이서들의 어레이의 일 실시예의 평면도이다.
도 21은 칩 상에 배치된 위상 변화 메모리 셀의 어레이를 예시하는 메모리 디바이스의 일 실시예의 개략적 평면도를 예시한다.
도 22는 서브-리소그래피 접촉 면적을 도시하며 제 2 스페이서에 대해 경사진 제 1 스페이서의 일 실시예의 사시도를 예시한다.
도 23은 후속한 백 엔드 처리 단계(back end processing step) 이후의 도 21에 예시된 메모리 디바이스의 일 실시예의 사시도를 예시한다.
도 24는 도 23에 예시된 메모리 디바이스에 전기적으로 연결된 전자 디바이스를 포함하는 전자 시스템을 예시한다.
도 1은 본 발명의 일 실시예에 따른 개략적인 메모리 웨이퍼(40)의 사시도이다. 메모리 웨이퍼(40)는 그 위에 배치된 복수의 분리가능한 메모리 칩(44)을 갖는 실리콘 웨이퍼(42)를 포함한다. 각각의 분리가능한 메모리 칩들(44)은 후술되는 바 와 같이 형성된 메모리 셀의 어레이를 포함한다.
도 2는 메모리 웨이퍼(40)로부터 분리된 칩(44) 상에 배치된 위상 변화 메모리 셀(54a 내지 54e)의 어레이(52)를 포함하는 메모리 디바이스(50)의 평면도이다. 위상 변화 메모리 셀(54)의 어레이는 어레이(52)를 가로질러 제 1 방향으로 연장되도록 증착된 복수의 제 1 스페이서(58a, 58b, 58c) 및 어레이(52)를 가로질러 상기 제 1 방향과 비-평행한 제 2 방향으로 연장되도록 증착된 복수의 제 2 스페이서(60a, 60b, 60c)에 의해 정의된다. 이에 관해 각각의 제 1 스페이서(58a, 58b, 58c) 및 제 2 스페이서(60a, 60b, 60c)는 상기 제 2 스페이서(60a, 60b, 60c)가 서브-리소그래피적으로(sub-lithographically) 작은 접촉 면적을 가로질러 제 1 스페이서(58a, 58b, 58c)와 접촉하도록 1 이상의 서브-리소그래피 치수를 정의한다. 위상 변화 메모리 셀, 예를 들어 위상 변화 메모리 셀(54a)은 각각의 제 1 스페이서(58a, 58b, 58c)와 비-평행한 제 2 스페이서(60a, 60b, 60c)(또한, 특별히 이 경우에는 제 1 스페이서(58a) 및 제 2 스페이서(60a))의 각각의 교차점에 형성된다. 후술되는 바와 같이, 일 실시예에서 에칭 공정은 교차하는 복수의 제 1 스페이서(58a, 58b, 58c) 및 제 2 스페이서(60a, 60b, 60c)를, 상호적으로 관계되나 별도인 메모리 셀의 어레이로 분리하도록 채택된다.
또한, 도 2는 메모리 디바이스(50)가 유전 필드(dielectric field: 70) 내에 배치된 복수의 플러그(62a, 62b, 62c, 62d, 62e)를 정의한다는 것을 예시한다. 참조의 지침으로서, 유전 필드(70)는 산화물 필드, 질화물 필드, 또는 적절한 열 에칭(thermal etch) 및 전기적 특성을 갖는 다른 유전체일 수 있다. 일 실시예에서 플러그(62a 내지 62e)는 전기적으로 도전성(conductive)이며, 각각의 위상 변화 메모리 셀(54a 내지 54e) 각각에 대해 제 1 전극을 형성한다. 이에 관해 플러그(62a 내지 62e)는 전기적 접촉부를 정의하며, 텅스텐, 구리를 포함하나 이것으로 제한되지않는 물질 또는 여타의 다른 적절한 플러그 물질로 구성될 수 있다.
칩(44)은 단지 어레이(52)의 제한된 부분을 예시하며, 이에 관해 위상 변화 메모리 셀(54)의 제한된 개수만이 도시되어 있다. 또한, 당업자라면 스페이서(60a, 60b, 60c)가 물질 특성 및 물리적 구조와 같은 인자들에 따라 전기 저항 특성의 범위를 나타낼 수 있다는 것을 알 수 있을 것이다. 이에 관해 일 실시예에서 제 1 스페이서(58a, 58b, 58c)는 "저항성"이며, 일반적으로 제 1 스페이서(58a, 58b, 58c)의 전기 저항이 제 2 (60a, 60b, 60c)의 전기 저항보다 더 크다. 또 다른 실시예에서, 제 1 스페이서(58a, 58b, 58c)는 "도전성" 스페이서이다.
참조의 지침으로서, 어레이(52)는 메모리 셀(54)의 로우 및 컬럼을 포함한다. 이에 관해 메모리 셀(54a, 54b, 54c)은 어레이(52)의 별도의 컬럼 내에 존재하도록 정의되며, 메모리 셀(54c, 54d, 54e)은 어레이(52)의 별도의 로우 내에 존재하도록 정의된다. 이에 따라, 메모리 디바이스(50)의 큰 면적이 서브-리소그래피 치수를 갖는 위상 변화 메모리 셀(54)의 어레이(52)를 포함하도록 동기적인 방식(contemporaneous manner)으로 "블록 노광(block exposure)" 처리될 수 있게 하는 비-평행한 복수의 제 2 스페이서(60a, 60b, 60c)와 교차하는 복수의 제 1 스페이서(58a, 58b, 58c)를 처리하는 예시적인 실시예가 후술된다.
도 3은 본 발명의 일 실시예에 따른 유전 필드(70) 내에 배치된 플러그(62a, 62b, 62c)(즉, 도전성 전극)의 컬럼을 예시하고, 제 1 스페이서(58a, 58b, 58c)의 컬럼 및 상기 스페이서(58a, 58b, 58c)와 접촉하는 (점선으로 예시된) 제 2 스페이서(60a)의 하나의 로우를 포함하는 메모리 디바이스(50)의 일부분의 단면도이다. 도 3에 예시된 구조를 달성하기 위한 예시적인 블록 노광 공정은 다음의 도면들을 참조하여 설명될 것이다.
도 4는 본 발명의 일 실시예에 따른 실리콘 질화물 층(80)을 포함하는 웨이퍼(42)의 기판(72)의 개략적인 단면도이다. 기판(72)은 프론트 엔드 처리(front end processing)의 초기 단계에서 유전 필드(70)에 배치된 플러그(62a, 62b, 62c)의 컬럼들을 포함한다. 또한, 참조의 지침으로서, 기판(72)은 예시의 용이성을 위해 도시되지 않은 하부 웨이퍼 레벨을 포함한다. 기판(72)은 메모리 디바이스(50)를 형성하는 후속 처리 단계들과 함께 생성(build up)된다(도 2). 이에 관해 제 1 처리 단계는 기판(72)을 가로질러 실리콘 질화물 층(80)을 증착하는 단계를 포함한다.
도 5는 본 발명의 일 실시예에 따른 인접한 플러그(62a, 62b)를 가로질러 연장되는 제 1 포토레지스트(90) 및 플러그(62c)의 컬럼 상에 중심이 잡힌 제 2 포토레지스트 층(92)을 예시한다. 포토레지스트 층(90, 92)은 어레이(52)(도 2)의 로우를 따라 연장되며, 인접한 플러그들에 걸쳐 있다(span). 당업자에게 공지되어 있는 바와 같이 포토레지스트 층(90, 92)은, 예를 들어 포토리소그래피 단계를 통해 실리콘 질화물 층(80) 상에서 직접 패터닝되며, 스핀-코팅된(spin-coated) 포토레지스트 물질을 포함할 수 있다.
도 6은 포토레지스트 층(90, 92)을 에칭하고 벗겨낸 이후의 실리콘 질화물 층(80)(도 5)을 예시하며, 실리콘 질화물 층(80)은 플러그(62a, 62b 및 62c)의 인접한 컬럼 상에 놓인 에지들을 갖는 실리콘 질화물의 단차부(80a, 80b)를 노광하기 위해 부분적으로 제거된다. 보다 상세하게는, 실리콘 질화물 단차부(80a)는 텅스텐 플러그(62a, 62b) 상에 걸쳐 있으며 그 위에 중심이 잡힌다.
도 7은 단차부(80a, 80b)의 에지들이 인접한 플러그(62a, 62b 및 62c) 상에 놓이도록(또한 이에 따라, 단차부(80a, 80b)의 에지들은 인접한 플러그 상에 놓이도록 구성됨) 최상부 유전 필드(70)에 배치된 실리콘 질화물 단차부(80a, 80b)의 평면도를 예시한다. 도 7은 메모리 셀의 로우 및 컬럼의 큰 면적들이 동시에 처리되도록 허용하는 웨이퍼(42)(도 1) 상으로 물질의 블록 노광 증착을 가능하게 하면서, 로직 상태들 간의 온도-유도 변화들의 지연을 초래할 수 있는 유해한 에지 효과들을 최소화하는 빌딩 블록 지오메트리(building block geometry)를 예시한다.
도 8은 본 발명의 일 실시예에 따른 실리콘 질화물 단차부(80a, 80b)를 가로질러 연장되는 스페이서 물질(100)의 증착을 예시한다. 스페이서 물질(100)은 본 발명에 따라 다양한 물질로부터 선택될 수 있다. 일반적으로, 주기율표의 열 IV-VI의 1 이상의 원소를 포함하는 칼코게나이드 합금은 스페이서 물질로서 유용하다. 일 실시예에서 스페이서 물질(100)은 GeSbTe(GST), 예를 들어 Ge2Sb2Te 또는 AgInSbTe를 포함하는 칼코게나이드 합금이다. 일 실시예에서, 스페이서 물질(100)은 30 내지 70 ohm-cm 사이의 저항 및 2950 ℃의 용융점을 갖는 티타늄 질화물이 다.
바람직하게는 스페이서 물질(100)은 약 50 나노미터 미만의 서브-리소그래피 두께를 갖도록 증착되고, 더 바람직하게는 스페이서 물질(100)은 약 30 나노미터 미만의 두께를 갖도록 증착되며, 더욱더 바람직하게는 스페이서 물질(100)은 약 20 나노미터 미만의 서브-리소그래피 두께를 갖도록 증착된다. 스페이서 물질(100)은 화학 기상 증착(CVD), 원자 층 증착(ALD), 금속 유기 화학 기상 증착(MOCVD), 플라즈마 기상 증착(PVD), 분사 기상 증착(jet vapor deposition: JVD), 또는 여타의 다른 적절한 증착 기술에 의해 증착될 수 있다. 이러한 방식으로, 서브-리소그래피 치수를 갖는 스페이서 물질(100)의 블록 노광 증착이 웨이퍼(42)(도 1)의 큰 면적 상에 형성된다.
도 9는 본 발명의 일 실시예에 따른 반응성 이온 에칭(reactive ion etch) 이후에 기판(72)의 로우를 가로질러 연장되고 컬럼 내에 배치된 스페이서(100a, 100b, 100c)를 예시한다. 반응성 이온 에칭은 스페이서 물질(100)(도 8)의 선택 부분들을 제거하여 스페이서(100a, 100b, 100c)가 각각 단차부(80a, 80b)에 부착되게 한다. 참조의 지침으로서, 반응성 이온 에칭 이후의 스페이서(100a, 100b, 100c)는 일 실시예에서 약 20 나노미터인 증착 층의 두께에 의해 특성화되는 서브-리소그래피 치수를 정의한다. 이에 관해 반응성 이온 에칭은 웨이퍼(42)(도 1)의 큰 면적이 스페이서의 컬럼, 예를 들어 스페이서(100a, 100b, 100c)가 부착되는 인접한 단차부(80a, 80b)의 각도 방위에 민감하지 않은 스페이서(100a, 100b, 100c)의 컬럼을 이용하여 블록 노광 처리될 수 있다. 따라서, 반응성 이온 에칭은 시간-효율적이며 기판(72) 상의 스페이서의 벌크 형성에 대해 로버스트한 공정(robust process)이다.
도 10은 본 발명의 일 실시예에 따른 스페이서(100a, 100b 및 100c)에 걸쳐 연장되는 벌크 실리콘 질화물 증착물(110)을 예시하는 단면도이다. 일 실시예에서 벌크 증착물(110)은 수백 나노미터 정도의 두께로 되어 있다. 참조의 지침으로서, 질화물 증착물(110)은 일반적으로 적절한 열 에칭 및 전기적 특성을 갖는 유전체일 수 있다.
도 11은 본 발명의 일 실시예에 따른 화학적 기계적 폴리싱(CMP) 처리 단계(즉, 평탄화 단계) 이후의 실리콘 질화물 증착물(110)(도 10)을 예시한다. 실리콘 질화물 증착물은 스페이서(100a, 100b, 100c)가 실리콘 질화물 사이에 개재되도록 제거되었다. 특히, 스페이서(100a)는 단차부(80a)와 단차부(110a) 사이에 개재되며 스페이서(100b)는 단차부(80a)와 단차부(110b) 사이에 개재된다. 결과적으로, 스페이서(100a, 100b, 100c)는 기판(72)의 로우를 가로질러 별도의 컬럼으로 연장되며, 각각 도전성 전극 플러그(62a, 62b, 62c)와 전기적으로 접촉한다.
도 12는 플러그(62c, 62d, 62e)의 로우를 따른 도면이 제공되도록 90 도로 회전된 기판(72)을 예시한다(도 2 참조). 특히, 단차부(80b)는 기판(72)을 가로질러 연장된 것으로 예시되므로, 도 12에서는 스페이서(100a, 100b, 100c)를 볼 수 없다. 또한, 도 12는 도 10에 예시된 단차부(80a, 80b, 110a 및 110b) 및 스페이서(100a, 100b, 100c) 상에 배치된 유전 층(120), 예를 들면 산화물 층(120)을 예시한다. 이에 따라, 아래의 로우(62c, 62d 및 62e)에서 보면, 산화물 층(120)은 단 차부(80b)와 접촉해 있다. 참조의 지침으로서, 유전 층(120)은 유전 물질로 된 여하한의 적절한 층일 수 있으며, 이후 설명의 명확함을 위해 산화물 층(120)으로서 언급된다.
도 13은 본 발명의 일 실시예에 따른 패터닝된 포토레지스트 층을 예시한다. 당업자에게 공지되어 있는 바와 같이 포토레지스트 층(130a, 130b)은, 예를 들어 포토리소그래피 단계를 통해 산화물 층(120) 상에 직접 패터닝되며, 스핀-코팅된 포토레지스트 물질을 포함할 수 있다. 제 1 포토레지스트 층(130a)은 플러그(62c, 62d)의 인접한 로우에 걸쳐 연장되도록 패터닝된다. 제 2 포토레지스트 층(130b)은 플러그(62e) 상에서 패터닝되며 그 위에 중심이 잡힌다.
도 14는 본 발명의 일 실시예에 따른 포토레지스트 층(130a, 130b)을 에칭하고 벗겨낸 이후의 기판(72)을 예시한다. 특히, 포토레지스트 층(130a, 130b)(도 13) 및 노광된 산화물 층(120)의 일부분들은 기판(72)의 플러그(62c, 62d, 62e)의 로우 상에 중심이 잡힌 산화물 단차부(120a, 120b)를 노광하기 위해 제거되었다.
도 15는 본 발명의 일 실시예에 따른 노광된 기판(72) 전체에 걸쳐 연장되도록 증착된 스페이서 물질(140)을 예시한다. 일 실시예에서 스페이서 물질(140)은 약 60 나노미터 미만의 두께를 갖도록 증착된다. 바람직하게는 스페이서 물질(140)은 기판(72)의 노광된 부분들 상에 증착되고 50 나노미터 미만의 서브-리소그래피 두께를 가지며, 더 바람직하게는 스페이서 물질(140)의 두께는 약 20 나노미터이다. 이에 관해 스페이서 물질(140)은 (상술된) CVD, ALD, MOCVD, PVD, 또는 JVD 공정에 의해, 또는 여타의 다른 적절한 증착 공정에 의해 증착될 수 있다. 일 실시예 에서, 스페이서 물질(140)은 실리콘 질화물 부분(80b) 및 산화물 단차부(120a, 120b)에 걸쳐 거의 균일하게 연장되는 칼코게나이드 위상 변화 물질 층을 포함한다.
스페이서 물질(140)이 위상 변화 메모리 물질인 경우, 스페이서 물질(140)은 일 실시예에서 열 IV-VI 내의 원소들의 주기율표에서 찾을 수 있는 원소들 및 그들의 합금을 포함할 수 있는 칼코게나이드이도록 선택된다. 예를 들어, 일 실시예에서 스페이서 물질(140)은 화학 구조 Ge2Sb2Te5를 갖는 게르마늄, 안티몬 및 텔루르의 합금이다. 또한, 스페이서 물질(140)은 계층화된 층(stratified layer)을 가로질러 전기 저항의 변동에 의해 특성화되는 칼코게나이드 물질의 계층화된 층을 포함할 수 있다. 이러한 방식으로, 위상 변화 층(140)의 전기적 특성이 선택적으로 제어될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반응성 이온 에칭 공정에 의해 선택적으로 제거된 스페이서 물질(140)(도 14)의 일부분들을 예시한다. 특히, 스페이서 물질(140)의 일부분들은 스페이서(140a, 140b, 140c)가 산화물 단차부(120a, 120b)의 에지를 따라 노광되고 배치되도록 기판(72)의 상대적인 수평 부분들로부터 제거되었다. 참조의 지침으로서, 스페이서 물질(140)은 약 20 나노미터의 두께로 된 서브-리소그래피 치수로 증착될 수 있다.
도 17은 본 발명의 일 실시예에 따른 노광된 스페이서(140a, 140b 및 140c)에 걸쳐 연장되도록 증착된 벌크 산화물 층(150)을 예시한다. 일 실시예에서 벌크 산화물 층(150)은 약 수백 나노미터의 두께로 증착된다. 참조의 지침으로서, 산화물 층(150)은 산화물, 질화물, 또는 적절한 열 에칭 및 전기적 특성을 갖는 다른 유전체일 수 있다.
도 18은 본 발명의 일 실시예에 따른 산화물 층(150)의 화학적 기계적 폴리싱 이후의 기판(72)을 예시한다. 이에 관해 각각의 스페이서(140a, 140b 및 140c)는 각각 산화물 부분들 사이에 배치된다. 예를 들어, 스페이서(140a)는 산화물 부분(120a)과 산화물 부분(150a) 사이에 배치되는 반면, 스페이서(140b)는 산화물 부분(120a)과 산화물 부분(150b) 사이에 배치된다. 이에 따라, 스페이서(140a, 140b, 140c)는 기판(72)의 컬럼을 따라 연장되도록 별도의 로우 내에서 이격된다.
도 19는 스페이서(100a, 100b, 100c)와 스페이서(140a, 140b, 140c)를 교차하는 어레이를 정의하는 메모리 디바이스(160)의 일부분의 개략적인 평면도이다. 스페이서(100a, 100b, 100c)는 스페이서(140a, 140b, 140c)와 비-평행하며 메모리 칩(44)을 가로질러 연장된다.
도 20은 서브-리소그래피 치수를 정의하며 제 1 전극(도 7의 플러그(62a))에 전기적으로 커플링되는 제 1 박막 스페이서(100a), 및 서브-리소그래피 치수를 정의하며 제 1 전극(도 23의 전극(190) 참조)에 전기적으로 커플링되고 제 1 박막 스페이서(100a)에 대해 비-평행하게 증착되는 제 2 박막 스페이서(140a)를 제공하기 위해 스페이서(100a, 100b, 100c) 및 스페이서(140a, 140b, 140c)의 일부분들이 제거된 분리 에칭 공정 이후의 메모리 디바이스(160)의 일부분의 평면도이며, 위상 변화 메모리 셀은 제 2 박막 스페이서(140a)와 전기적으로 접촉하는 제 1 박막 스 페이서(100a)의 경계부에 형성된다.
참조의 지침으로서, 스페이서 물질(100) 및 스페이서 물질(140)의 1 이상은 위상 변화 메모리 물질을 포함한다. 이에 관해 일 실시예에서 위상 변화 메모리 물질은 칼코게나이드, 예를 들어 Ge2Sb2Te와 같은 GeSbTe(GST)를 포함할 수 있는 칼코게나이드 합금 또는 AgInSbTe와 같은 합금을 포함한다. 일 실시예에서 위상 변화 메모리 물질은 비-칼코게나이드이며, 또는 "칼코게나이드를 함유하지 않는다". 일 실시예에서, 예를 들어 스페이서(100a)는 티타늄 질화물을 포함하는 저항성 "히터" 스페이서이고, 스페이서(140a)는 Ge2Sb2Te를 포함하는 위상 변화 메모리 스페이서이며, 위상 변화 메모리 셀은 스페이서(100a) 및 스페이서(140a)의 교차점에 제공된다. 또 다른 실시예에서 스페이서(100a)는 위상 변화 메모리 스페이서이고 스페이서(140a)는 도전성 스페이서이다.
도 21은 도 20의 도면과 매우 유사한 메모리 디바이스(160)의 일부분의 개략적인 점선 평면도를 예시한다. 메모리 디바이스(160)의 일부분은 본 발명의 일 실시예에 따른 위상 변화 메모리 셀(164)의 어레이(162)를 정의한다. 이에 관해 메모리 디바이스(160)는 각각 제 1 스페이서(58a, 58b 및 58c)가 스페이서(100a, 100b 및 100c)와 유사하고 제 2 스페이서(60a, 60b 및 60c)가 스페이서(140a, 140b 및 140c)와 유사한 메모리 디바이스(50)(도 2)와 매우 유사하다. 이를 염두하여, 복수의 제 1 스페이서(100a, 100b 및 100c)는 어레이(162)를 가로질러 제 1 방향으로 연장되도록 형성되었고, 복수의 제 2 스페이서(140a, 140b 및 140c)는 어레이(162) 를 가로질러 상기 제 1 방향과 비-평행한 제 2 방향으로 연장되도록 형성되었다. 제 1 스페이서(100a, 100b, 100c)는 어레이(162)의 별도의 컬럼들을 따라 연장되며 제 2 스페이서(140a, 140b, 140c)와 교차한다. 위상 변화 메모리 셀(164)은 각각의 제 1 스페이서(100a, 100b 및 100c)와 각각의 비-평행한 제 2 스페이서(140a, 140b, 140c)와의 각각의 교차점에 형성된다.
보다 상세하게는, 예를 들어 위상 변화 메모리 셀(164a)은 제 1 스페이서(100a)와 제 2 스페이서(140a)의 교차점에 형성된다. 동일한 방식으로, 위상 변화 메모리 셀(164e)은 스페이서(100c)와 스페이서(140c)와의 교차점에 형성된다. 이러한 방식으로 위상 변화 메모리 셀(164)은 각각의 제 1 스페이서(100a, 100b 및 100c)와 각각의 비-평행한 제 2 스페이서(140a, 140b, 140c)와의 각각의 교차점에 형성되며, 제 1 스페이서 및 제 2 스페이서는 비-평행하고 서브-리소그래피 치수 영역에 걸쳐 접촉한다.
도 22는 예시의 용이성을 위해 어레이(162)로부터 또한 스페이서의 도전성 전극으로부터 격리된 스페이서(100a) 및 스페이서(140a)를 예시한다. 예를 들어, 스페이서(100a, 140a)의 처리 시에는 메모리 셀(164a)의 로직 상태들 간의 온도 유도 변화들이 신속하도록 (위상 변화 메모리 물질을 갖는) 스페이서(140a)와 스페이서(100a) 간의 접촉 면적을 최소화하는 것이 바람직하다. 이를 염두하면, 일반적으로 스페이서(100a)는 스페이서(140a)와 직교(orthogonal)하고, 또한 스페이서(100a)의 평면은 스페이서(140a)의 평면에 수직인 것이 바람직하다. 하지만, 처리 시, 예를 들어 산화물 단차부(120a)(도 16)의 형성에 있어 사소한 변동은 스페 이서(100a) 및 스페이서(140)의 각각의 길이방향 축선들이 직각으로 교차한다 하더라도 스페이서(100a)의 평면에 대해 "경사진" 스페이서(140a)를 유도할 수 있다. 서로에 대해 기울어진 종래의 위상 변화 메모리 셀은 일반적으로 비효율적인 전류 스프레딩(current spreading)과 연계되고 측벽 각도들에 대해 민감한 것으로 알려져 있다. 이와 대조적으로 본 발명의 실시예들은 스페이서들이 측벽 각도의 변동에 민감하지 않도록 스페이서 방위의 변동들을 수용한다.
이에 관해 스페이서(100a)는 제 1 측벽(166) 평면을 정의하고 스페이서(140a)는 제 2 측벽(168) 평면을 정의한다(이후, 측벽(166) 및 측벽(168)이라고 함). 일 실시예에서 스페이서(140a)는 산화물 단차부(120a)에 대한 산화물 단차부(80a)(도 9 및 도 16 참조)의 방위의 변동으로 인해 경사진 각도(A)가 스페이서(100a)에 대한 스페이서(140a)의 방위를 나타내도록 스페이서(100a)에 대해 경사진다. 이에 관해 경사진 각도(A)는 산화물 단차부(120a)에 대한 단차부(80a)의 방위의 변동을 나타내며, 다르게는 측벽 변동이라고도 언급된다. 경사진 각도(A)는 약 90 도이지만, 실제로는 70 도 내지 110 도 사이의 범위일 수 있다.
각도(B)는 교차 각도(crossing angle)이다. 일 실시예에서 각도(B)는 스페이서(100a)가 스페이서(140a)와 비-평행하도록 선택된다. 이에 관해 각도(B)는 1 도 내지 179도 사이이고, 바람직하게는 각도(B)는 30 도 내지 150 도 사이이며, 더 바람직하게는 각도(B)는 약 90 도이다. 일 실시예에서 측벽(168)은 스페이서(100a)에 대해 각도(A)로 경사지며 측벽(166)은 각도(B)로 나타낸 바와 같이 측벽(168)에 대해 방위가 잡힌다.
예를 들어, 도 9 및 도 16을 또다시 참조하면 제 1 스페이서(100a 및 100b)는 단차부(80a)에 대해 방위가 잡히고 제 2 스페이서(140a 및 140b)는 산화물 단차부(120a)에 대해 방위가 잡힌다. 이에 관해 일반적으로 제 1 스페이서(100a, 100b 및 100c) 및 제 2 스페이서(140a, 140b, 140c)는 각각 단차부(80a) 및 산화물 단차부(120a)의 측벽의 방위에 기초하여 서로에 대해 방위가 잡히며, 제 1 스페이서 및 제 2 스페이서는 단차(80a) 및 단차(120a)의 측벽에 의해 형성된 각도(또는 변동)에 비교적 민감하지 않은 서브-리소그래피 치수를 따라 접촉한다.
특히, 교차 각도(B)가 90 도이도록 단차부(80a)가 산화물 단차부(120a)에 대해 직교하고 단차부(80a 및 120a)가 90 도의 경사진 각도(A)(즉, 경사지지 않음)로 방위가 잡히는 경우, 제 1 스페이서(100a, 100b) 및 제 2 스페이서(140a, 140b)는 약 20 제곱 나노미터의 서브-리소그래피 면적을 가로질러 접촉한다. 더욱이, 스페이서(140a)가 스페이서(100a)에 대해 약 78 도의 각도(A)로 경사지는 경우, 스페이서(100a)는 약 19 제곱 나노미터의 면적을 가로질러 스페이서(140a)에 접촉한다는 것이 결정되었으며, 이는 제 2 스페이서(140a, 140b, 140c)에 대한 제 1 스페이서(100a, 100b 및 100c)의 방위가 약 70 내지 110 도 사이에서 단차부(80a 및 120a)에 대한 측벽 각도의 변동에 대해 민감하지 않다는 것을 나타낸다. 이러한 방식으로, 제 1 스페이서(100a, 100b 및 100c) 및 제 2 스페이서(140a, 140b, 140c)의 각각의 것들 사이의 접촉 면적은 심지어 단차부(80a 및 120a)의 상대 경사의 비교적 큰 변동들에 대해서도 약 18 내지 22 제곱 나노미터 사이의 치수를 갖는 서브-리소그래피 경계부이다.
도 23은 본 발명의 일 실시예에 따른 후속 백 엔드 처리 단계들 이후의 메모리 디바이스(160)의 사시도를 예시한다. 특히, 도 21에 예시된 메모리 디바이스(160)는 이제 제 2 스페이서(140a, 140b, 140c) 위에 배치된 티타늄 질화물 층(170)을 포함하는 도 23에 예시된다. 또한, 적절한 리소그래피 분리 및 에칭 분리 단계 이후에는 절연 층(180)이 티타늄 질화물 층(170) 위에 배치된다. 제 2 도전성 전극(190a, 190b, 190c, 190d 및 190e)은 메모리 디바이스(160)의 메모리 셀(154)(도 18)을 전기적으로 연결하도록 티타늄 질화물 층(170) 및 절연 층(180)을 통해 연장된다. 일 실시예에서 제 2 도전성 전극(190a, 190b, 190c, 190d 및 190e)은 메모리 셀(154)의 제 2 스페이서(140a, 140b, 140c)를 전기적으로 접촉시키도록 티타늄 질화물 층(170) 및 절연 층(180)을 통해 연장되는 텅스텐 플러그이다. 하지만, 메모리 웨이퍼 업계의 당업자라면, 전극(190a 내지 190c)이 텅스텐 및 구리를 포함하나 이것으로 제한되지 않는 여하한의 적절한 도전성 전극 물질을 포함할 수 있다는 것을 알 수 있을 것이다. 이에 관해 비아(via)는 적어도 절연 층(180)을 통해 포토리소그래피적으로 정의되며, 전극(190a, 190b, 190c, 190d 및 190e)을 형성하기 위해 도전성 플러그 물질, 예를 들어 텅스텐으로 채워진다. 일 실시예에서 도전성 비아들은 메모리 셀(164) 사이에서 전기적으로 연결된다(이 연결은 예시의 용이성을 위해 도시되지 않음).
도 24는 본 발명의 일 실시예에 따른 전자 시스템(200)을 예시한다. 전자 시스템(200)은 메모리 디바이스(160)에 전기적으로 커플링된 전자 디바이스(202) 및 제어기(204)를 포함한다. 이에 관해 제어기(204)는 정보를 액세스(access) 및/또는 저장하기 위해 메모리 디바이스(160)의 위상 변화 메모리 셀(164)(도 21)을 어드레스하도록 구성된다. 위상 변화 메모리 셀(164)은 액세스되고 변화될 수 있으며, 상술된 바와 같이 비정질 및 정질 원자 구조체들 사이에서 메모리 셀(164)을 스위칭함으로써 전자 시스템(200)에 의해 메모리 셀(164)의 로직 상태를 선택적으로 변화시키는 제어기를 통해(204) 저장될 수 있는 검색가능한 데이터를 저장한다.
본 발명의 실시예들은 로직 상태들 간의 온도 유도 변화들이 신속하도록 제 1 박막 스페이서가 서브-리소그래피 접촉 면적을 가로질러 비-평행한 제 2 박막 스페이서와 전기적으로 접촉하는 경계부에 형성된 위상 변화 메모리 셀을 제공한다는 것을 서술하였다. 이에 관해 다양한 실시예들이 제조 세팅(manufacturing setting)에 있어 매우 비용 효율적인 큰 면적 리소그래피(즉, "빅 블록(big block)" 리소그래피)를 채택하는 것으로 서술되었다. 이에 따라, 본 명세서에 서술된 빅 블록 리소그래피는 마스크 비용을 절감시킬 수 있는 잠재력을 가진다.
또한, 상술된 빅 블록 노광들은 처리 치수의 변동들을 허용하며, 이러한 더 큰 공정 공차(process tolerance)는 결국 디바이스의 임계 치수(CD)에 거의 또는 전혀 영향을 주지 않는다. 부연하면, 패터닝은 플러그 위에서 정확히 중심이 잡힐 필요는 없으며, CD 변동들이 오버레이 공차(overlay tolerance)보다 더 작은 한 디바이스의 CD에는 최소한의 영향이 존재할 것이다.

Claims (34)

  1. 위상 변화 메모리 셀에 있어서,
    서브-리소그래피 치수(sub-lithographic dimension)를 정의하고 제 1 전극에 전기적으로 커플링된 제 1 박막 스페이서(thin film spacer); 및
    서브-리소그래피 치수를 정의하고 상기 제 1 박막 스페이서와 제 2 전극 사이에 전기적으로 커플링된 제 2 박막 스페이서를 포함하여 이루어지고,
    상기 위상 변화 메모리 셀은 상기 제 1 박막 스페이서가 상기 제 2 박막 스페이서와 전기적으로 접촉하는 경계부에 형성되는 것을 특징으로 하는 위상 변화 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 박막 스페이서가 상기 제 2 박막 스페이서와 전기적으로 접촉하는 경계부는 약 18 내지 22 제곱 나노미터 사이의 서브-리소그래피 접촉 면적을 정의하는 것을 특징으로 하는 위상 변화 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 1 박막 스페이서는 제 1 측벽을 정의하고 상기 제 2 박막 스페이서는 제 2 측벽을 정의하며, 상기 제 1 측벽은 상기 제 2 측벽과 직교(orthogonal)하고 상기 제 1 박막 스페이서는 상기 제 2 박막 스페이서에 대해 경사진 각도(tilt angle)로 배치되는 것을 특징으로 하는 위상 변화 메모리 셀.
  4. 제 3 항에 있어서,
    상기 제 1 박막 스페이서는 상기 제 2 박막 스페이서에 대해 70 내지 110 도 사이의 경사진 각도로 배치되고, 상기 제 1 박막 스페이서는 약 18 내지 22 제곱 나노미터 사이의 면적을 가로질러(across) 상기 제 2 박막 스페이서와 접촉하는 것을 특징으로 하는 위상 변화 메모리 셀.
  5. 제 1 항에 있어서,
    상기 제 1 박막 스페이서는 티타늄 질화물 및 위상 변화 물질 중 하나를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀.
  6. 제 1 항에 있어서,
    상기 제 2 박막 스페이서는 칼코게나이드 위상 변화 물질(chalcogenic phase change material)을 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀.
  7. 메모리 디바이스에 있어서,
    칩 상에 배치되고 복수의 제 1 스페이서 및 복수의 제 2 스페이서에 의해 정의된 위상 변화 메모리 셀들의 어레이를 포함하여 이루어지고,
    상기 복수의 제 1 스페이서는 제 1 방향으로 연장되며, 각각의 제 1 스페이서는 서브-리소그래피 치수를 정의하고 각자의 제 1 전극과 전기적으로 접촉하며;
    상기 복수의 제 2 스페이서는 상기 제 1 방향과 비-평행한 제 2 방향으로 연장되며, 각각의 제 2 스페이서는 위상 변화 물질을 포함하고 서브-리소그래피 치수를 정의하며, 각각의 제 2 스페이서는 상기 제 1 스페이서들 중 각자의 것 및 각자의 제 2 전극과 전기적으로 접촉하고;
    위상 변화 메모리 셀이 각각 각자의 제 1 스페이서와 각각 각자의 제 2 스페이서와의 각각의 교차부에 형성되는 것을 특징으로 하는 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 스페이서들은 티타늄 질화물을 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  9. 제 7 항에 있어서,
    상기 제 2 스페이서들은 칼코게나이드 위상 변화 물질을 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  10. 제 7 항에 있어서,
    상기 제 2 스페이서들은 칼코게나이드 위상 변화 물질의 계층화된 층(stratified layer)들을 포함하여 이루어지고, 전기 저항은 상기 칼코게나이드 위상 변화 물질의 계층화된 층들 사이에서 변동되는 것을 특징으로 하는 메모리 디바이스.
  11. 제 7 항에 있어서,
    상기 제 2 스페이서들은 상기 제 1 방향과 거의 직교하는 제 2 방향으로 연장되는 것을 특징으로 하는 메모리 디바이스.
  12. 제 7 항에 있어서,
    상기 제 2 스페이서들은 상기 제 1 방향에 대해 평행한 방위로부터 최소한으로 기울어진(minimally skewed) 제 2 방향으로 연장되는 것을 특징으로 하는 메모리 디바이스.
  13. 제 11 항에 있어서,
    상기 제 2 스페이서들은 약 18 내지 22 제곱 나노미터 사이의 면적을 가로질러 상기 제 1 스페이서들과 접촉하는 것을 특징으로 하는 메모리 디바이스.
  14. 제 7 항에 있어서,
    상기 제 2 스페이서들은 상기 제 1 스페이서들에 대해 70 내지 110 도 사이의 각도로 기울어지는 것을 특징으로 하는 메모리 디바이스.
  15. 제 14 항에 있어서,
    상기 제 2 스페이서들은 상기 제 1 스페이서들에 대해 약 78 도의 각도로 기울어지며, 상기 제 2 스페이서들은 약 18 내지 22 제곱 나노미터 사이의 면적을 가로질러 상기 제 1 스페이서들과 접촉하는 것을 특징으로 하는 메모리 디바이스.
  16. 위상 변화 메모리 셀을 형성하는 방법에 있어서,
    제 1 측벽을 정의하고 제 1 전극에 전기적으로 커플링된 제 1 박막 스페이서를 형성하는 단계;
    제 2 측벽을 정의하고 제 2 전극에 전기적으로 커플링되며 상기 제 1 박막 스페이서와 비-평행하게 형성되는 제 2 박막 스페이서를 형성하는 단계를 포함하여 이루어지고, 상기 제 2 박막 스페이서는 70 내지 110 도 사이의 각도로 상기 제 1 박막 스페이서에 대해 기울어지며; 및
    약 18 내지 22 제곱 나노미터 사이의 서브-리소그래피 접촉 면적을 가로질러 상기 제 1 박막 스페이서를 상기 제 2 박막 스페이서에 전기적으로 접촉시키는 수단을 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀을 형성하는 방법.
  17. 칩 상에 위상 변화 메모리 셀들의 어레이를 형성하는 방법에 있어서,
    상기 칩의 기판 상으로 제 1 스페이서들의 복수의 컬럼(column)을 형성하는 단계;
    상기 제 1 스페이서들의 복수의 컬럼을 전기적으로 접촉시키도록 제 2 스페이서들의 복수의 로우(row)를 형성하는 단계를 포함하여 이루어지고, 상기 제 1 스페이서들의 컬럼들과 상기 제 2 스페이서들의 로우들 중 1 이상은 위상 변화 물질을 포함하며; 및
    복수의 위상 변화 메모리 셀을 형성하도록 상기 제 1 스페이서들의 복수의 컬럼 및 상기 제 2 스페이서들의 복수의 로우를 에칭하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 스페이서들의 복수의 컬럼을 형성하는 방법은 약 18 내지 22 나노미터 사이의 벽 두께를 갖는 제 1 스페이서들의 복수의 컬럼을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  19. 제 17 항에 있어서,
    상기 제 2 스페이서들의 복수의 로우를 형성하는 방법은 약 18 내지 22 나노미터 사이의 벽 두께를 갖는 제 2 스페이서들의 복수의 로우를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  20. 제 17 항에 있어서,
    상기 제 1 스페이서들은 티타늄 질화물을 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  21. 제 17 항에 있어서,
    상기 제 2 스페이서들은 칼코게나이드 위상 변화 물질을 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  22. 제 17 항에 있어서,
    상기 제 1 스페이서들의 복수의 컬럼을 형성하는 단계는,
    상기 칩의 인접한 플러그들 위에 절연 층을 증착하는 단계;
    플러그들의 인접한 로우들을 따라 연장되는 마스크 에지들을 갖는 상기 절연 층 위에 마스크를 형성하는 단계;
    상기 플러그들의 로우들을 따라 연장되는 상기 절연 층의 에지들을 정의하도록 상기 마스크 및 상기 절연 층의 비-마스크 부분(unmasked portion)들을 제거하는 단계; 및
    상기 플러그들의 로우들을 따라 연장되는 상기 절연층의 1 이상의 에지들 상에 스페이서 물질을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  23. 제 22 항에 있어서,
    상기 절연 층의 비-마스크 부분들을 제거하는 단계는 반응성 이온 에칭(reactive ion etching)을 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  24. 제 22 항에 있어서,
    상기 제 1 스페이서들의 복수의 컬럼 및 상기 제 2 스페이서들의 복수의 로우를 에칭하는 단계는 상기 절연 층의 에지들에 맞대어진(abutted) 개별 스페이서(discrete spacer)들을 정의하도록 상기 제 1 스페이서들의 복수의 컬럼 및 상기 제 2 스페이서들의 복수의 로우의 일부분을 반응성 이온 에칭하는 단계를 포함하는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  25. 제 17 항에 있어서,
    상기 제 2 스페이서들의 복수의 로우를 형성하는 단계는,
    상기 칩의 인접한 플러그들 위에 절연 층을 증착하는 단계;
    플러그들의 인접한 컬럼들을 따라 연장되는 마스크 에지들을 갖는 상기 절연 층 위에 마스크를 형성하는 단계;
    상기 플러그들의 컬럼들을 따라 연장되는 상기 절연 층의 에지들을 정의하도록 상기 마스크 및 상기 절연 층의 비-마스크 부분들을 제거하는 단계; 및
    상기 플러그들의 컬럼들을 따라 연장되는 상기 절연층의 1 이상의 에지들 상에 스페이서 물질을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  26. 제 25 항에 있어서,
    상기 제 1 스페이서들의 복수의 컬럼 및 상기 제 2 스페이서들의 복수의 로우를 에칭하는 단계는 상기 절연 층의 에지들에 맞대어진 개별 스페이서들을 정의하도록 상기 제 1 스페이서들의 복수의 컬럼 및 상기 제 2 스페이서들의 복수의 로우의 일부분을 반응성 이온 에칭하는 단계를 포함하는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  27. 제 25 항에 있어서,
    상기 스페이서 물질을 증착하는 단계는 칼코게나이드 위상 변화 물질을 기상 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  28. 제 25 항에 있어서,
    상기 스페이서 물질을 증착하는 단계는 약 18 내지 22 나노미터 사이의 서브-리소그래피 치수를 갖는 위상 변화 물질을 기상 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀들의 어레이를 형성하는 방법.
  29. 칩 상에 위상 변화 메모리 셀을 형성하는 방법에 있어서,
    제 1 전극 상으로 서브-리소그래피 치수를 정의하는 제 1 박막 스페이서를 블록 노광 형성하는(block exposure forming) 단계;
    서브-리소그래피 치수를 정의하는 제 2 박막 스페이서를 블록 노광 형성하는 단계를 포함하여 이루어지고, 상기 제 2 박막 스페이서는 상기 제 1 박막 스페이서 및 제 2 전극과 전기적으로 접촉하며; 및
    상기 제 1 박막 스페이서와 상기 제 2 박막 스페이서와의 교차점에 있는 위상 변화 메모리 셀을 격리시키도록 상기 제 1 박막 스페이서 및 상기 제 2 박막 스페이서를 에칭하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀을 형성하는 방법.
  30. 제 29 항에 있어서,
    상기 제 2 박막 스페이서를 블록 노광 형성하는 단계는 상기 제 1 박막 스페이서와 전기적으로 접촉하고 그와 직교하는 위상 변화 물질의 제 2 박막 스페이서를 제작하는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀을 형성하는 방법.
  31. 제 29 항에 있어서,
    상기 제 2 박막 스페이서를 블록 노광 형성하는 단계는 상기 제 1 박막 스페 이서에 대해 경사진 각도로 상기 제 2 박막 스페이서를 방위 잡는 단계를 포함하여 이루어지는 것을 특징으로 하는 위상 변화 메모리 셀을 형성하는 방법.
  32. 제 31 항에 있어서,
    상기 제 2 박막 스페이서는 약 70 내지 110 도 사이의 각도로 상기 제 1 박막 스페이서에 대해 기울어지는 것을 특징으로 하는 위상 변화 메모리 셀을 형성하는 방법.
  33. 제 31 항에 있어서,
    상기 제 2 박막 스페이서는 약 18 내지 22 제곱 나노미터 사이의 면적을 가로질러 상기 제 1 박막 스페이서와 전기적으로 접촉하는 것을 특징으로 하는 위상 변화 메모리 셀을 형성하는 방법.
  34. 전자 시스템에 있어서,
    전자 디바이스; 및
    상기 전자 디바이스에 전기적으로 커플링된 메모리 디바이스를 포함하여 이루어지고, 상기 메모리 디바이스는,
    서브-리소그래피 치수를 정의하고 제 1 전극에 전기적으로 커플링된 제 1 박막 스페이서,
    서브-리소그래피 치수를 정의하고 상기 제 1 박막 스페이서와 제 2 전 극 사이에 전기적으로 커플링된 제 2 박막 스페이서를 정의하는 1 이상의 위상 변화 메모리 셀을 포함하여 이루어지며;
    상기 1 이상의 위상 변화 메모리 셀은 상기 제 1 박막 스페이서가 상기 제 2 박막 스페이서와 전기적으로 접촉하는 경계부에서 형성되는 것을 특징으로 하는 전자 시스템.
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