KR20070087814A - 반도체 소자의 구리 금속 배선 형성 방법 - Google Patents

반도체 소자의 구리 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구리 금속 배선 형성 방법에 관한 것이다. 구리 금속 배선에서 층간 절연물질로 사용되는 저유전 물질은 대기중에 있는 수분 및 암모니아를 포함한 기체를 흡착하는 성질이 있다. 저유전 물질 내에 흡착된 수분 및 암모니아는 공정 중에 외부로 방출되어 패터닝을 방해하는 문제를 발생한다. 본 발명은 층간 절연물질로 사용되는 저유전 물질을 질소 플라즈마 처리하여 질소 이온을 층간 절연막의 표면에 주입함으로써 질화막 계열의 변질된 표면층을 형성하여 수분 및 암모니아를 포함한 기체의 흡착을 방지할 수 있다. 이에 따라, 수분 및 암모니아의 흡착을 방지할 수 있는 고가의 감광막을 사용할 필요가 없기 때문에 비용을 절감할 수 있고, 공정에 사용될 감광막 선택의 폭이 넓어진다.
저유전 물질, 층간 절연 물질, 싱글 다마신(Single Damascene), 듀얼 다마신(Dual Damascene), 질소 플라즈마 처리

Description

반도체 소자의 구리 금속 배선 형성 방법{Method for Forming Copper Metal Line in Semiconductor Device}
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a 내지 도 4a는 본 발명의 제2 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부호에 대한 설명>
10: 기판 또는 하부 구리층 20: 확산 방지막
30: 층간 절연막 31: 층간 절연막의 변질된 표면층
32: 질소 플라즈마 40: 비아홀
41: 트렌치 50: 확산 방지막
60: 구리 시드층 70: 구리 금속 배선
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 더욱 구체적으로는 층간 절연막으로 사용되는 저유전 물질을 질소 플라즈마 처리하여 층간 절연막의 표 면에 변질된 표면층을 형성함으로써 수분 및 암모니아를 포함한 기체의 흡착을 방지할 수 있는 층간 절연막을 갖는 반도체 소자의 구리 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고속화 및 고집적화의 실현을 위하여 구리/저유전 물질을 이용한 디바이스 응용 기술이 많이 요구되고 있다. 반도체 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line, FEOL)과 배선을 형성하는 배선 공정(Back End of the Line, BEOL)으로 구분된다.
배선 기술은 반도체 집적 회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술이다. 더욱 미세화되는 다층 배선 공정은 밀접하게 배열된 금속 배선 간의 정전용량과 미세 금속선의 저항이 증가함으로써, 저항 정전용량(Resistance-Capacitance, RC) 지연 효과가 크게 나타나게 되어 소자의 동작 속도를 저하시키는 문제를 야기한다. 이러한, RC 지연 문제를 해결하기 위한 방법으로는 저유전 절연 물질과 높은 전도성을 갖는 구리와 같은 금속 재료를 사용함으로써 문제를 해결할 수 있다.
차세대 반도체 금속 배선의 층간 절연 물질(Inter Metallic Dielectric, IMD)로는 유전율 3.0 이하의 저유전 물질의 이용이 검토되고 있는데, 이는 기존의 IMD 물질로 사용되던 옥사이드(SiO2)의 유전율(k)이 3.2 ~ 4.2로 너무 높아서, 반도체 칩의 고집적화, 고속화 등에 심각한 문제를 야기할 수 있기 때문이다.
특히, 구리 배선 공정에서 저유전 물질의 중요성은 배선 재료인 알루미늄만 구리로 대체해서는 반도체의 고집적화, 고속화의 목표를 달성할 수 없고, 반드시 저유전 물질의 사용이 동시에 이루어져야만 가능하다는 것이다. 이는 첫째, 배선 물질의 저항과 층간 절연물질의 정전용량의 곱으로 표시되는 RC 신호 지연의 감소가 소자의 고속화를 위한 필수 사항이기 때문이다. 둘째, 저유전 물질을 사용하면 상호 신호 방해(crosstalk)를 방지할 수 있어 회로 밀도의 증가로 인한 고집적화, 소형화가 가능하다. 셋째, 현재 반도체 개발은 무선(wireless) 혹은 이동(mobile) 인터넷을 지원할 수 있도록 반도체 칩의 전력 소비를 낮추는데 많은 노력을 하고 있다.
이런 관점에서 기존의 알루미늄/옥사이드 배선구조를 구리/저유전 물질로 대체하는 것이 필수적이다. 따라서, 구리 금속과 저유전 절연물질의 사용은 궁극적으로는 공정의 단순화, 가격 절감 및 칩 성능의 획기적 향상을 가능하게 한다.
그러나, 저유전 물질은 대기중에 있는 수분 및 암모니아(ammonia)를 포함한 기체를 흡착하는 성질이 있다. 저유전 물질 내에 흡착된 수분 및 암모니아는 공정 중에 외부로 방출되면서 패터닝(patterning)을 방해하여 원하는 금속 배선을 만들 수가 없게 한다. 이것은 반도체 소자의 수율을 떨어뜨리는 원인이 된다. 또한, 저유전 물질 내에 흡착된 수분은 저유전 물질의 유전상수 값을 증가시켜 소자의 특성을 악화시킨다.
이러한 문제점을 방지하기 위해 종래에는 저유전 물질에 산화막 종류의 캐핑(capping)층을 증착하여 수분 및 암모니아의 흡착을 방지하거나, 암모니아에 반응성이 적은 감광막(photoresist)을 사용하고 있다. 그러나, 캐핑층을 삽입하는 경우 는 금속과 금속 사이의 기생 커패시턴스(capacitance)를 발생시켜 소자의 성능을 감소시킨다. 또한, 암모니아에 반응성이 적은 감광막을 사용하는 방법은 고가의 감광막을 사용함으로써 공정 비용을 증가시키게 된다.
본 발명의 목적은 층간 절연막으로 사용되는 저유전 물질을 질소 플라즈마 처리하여 저유전 물질의 표면에 변질된 표면층을 형성함으로써, 수분 및 암모니아를 포함한 기체의 흡착을 방지할 수 있는 층간 절연막을 갖는 반도체 소자의 구리 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 구리 금속 배선 형성 방법은 기판 또는 하부 구리층 위에 확산 방지막을 형성하는 단계와, 확산 방지막 위에 층간 절연막을 형성하는 단계와, 층간 절연막이 형성된 기판을 질소 플라즈마 처리하여 층간 절연막의 표면에 질화막 계열의 변질된 표면층을 형성하는 단계와, 층간 절연막 및 변질된 표면층에 비아홀을 형성하는 단계와, 비아홀 내에 구리 확산방지막을 형성하는 단계와, 구리 확산방지막 위에 구리 시드층을 형성하는 단계와, 구리 시드층 위에 전기도금법을 이용하여 구리 금속층을 형성하는 단계와, 구리 금속층을 화학적 기계적 연마 공정을 이용하여 층간 절연막의 변질된 표면층까지 연마하여 층간 절연막이 드러나도록 하는 단계를 포함한다. 여기서, 질소 플라즈마 처리는 소스 파워를 12.56 MHz, 0 ~ 2000 Watts으로 하고, 챔버 압력을 5 ~ 500mTorr로 하고, 바이어스 파워를 13.56MHz, 0 ~ 500Watts로 하는 것이 바람직하다.
제1 실시예
이하, 첨부 도면을 참조하여 본 발명의 제1 실시예를 설명한다.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 구리 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 또는 하부 구리(Cu)층 위에 확산 방지막(20)을 형성한다. 여기서, 확산 방지막(20)은 구리의 확산을 방지하기 위한 막이다.
다음으로, 확산 방지막(20) 위에 층간 절연물질(30)을 형성한다. 층간 절연물질은(30) 저유전 물질로 형성한다.
다음으로, 도 2에 도시된 바와 같이, 층간 절연물질(30)이 형성된 기판(10)을 질소(Nitrogen) 플라즈마(Plasma, 32) 처리하여 질소 이온을 층간 절연물질(30)의 표면에 주입하여 질화막(Nitirde) 계열의 변질된 표면층(31)을 형성한다. 이때, 플라즈마 처리 조건은 소스 파워(Source Power)를 12.56 MHz, 0 ~ 2000 Watts으로 하고, 챔버 압력(Chmber Pressure)을 5 ~ 500mTorr로 하고, 바이어스 파워(Bias Power)를 13.56MHz, 0 ~ 500Watts로 한다.
여기서, 질소 플라즈마 내의 질소 이온이 저유전 물질의 표면에 주입되면서 저유전 물질의 표면이 단단한 질화막 계열(SiN, SiCN, SiCO, SiON)로 변하게 되어 저유전 물질 내에 수분 및 암모니아의 흡착을 방지한다.
이에 따라, 수분 및 암모니아의 흡착을 방지할 수 있는 고가의 감광막(photoresist)을 사용할 필요가 없기 때문에 비용을 절감할 수 있고, 공정에 사용될 감광막 선택의 폭이 넓어진다. 또한, 캐핑층 형성 공정이 필요하지 않아 캐핑층에 의한 기생 케패시턴스가 없으므로 생산성 향상을 가지고 온다.
다음으로, 층간 절연막(30) 및 변질된 표면층(31) 위에 싱글 다마신(Single Damascene) 공정을 진행하여 구리 금속 배선을 형성한다. 도 3에 도시된 바와 같이, 층간 절연막(30) 및 변질된 표면층(31) 위에 사진 식각 공정을 이용하여 비아홀(Via, 40)을 형성한다. 이후, 도 4에 도시된 바와 같이, 비아홀(40) 내에 구리 확산방지막(50)을 형성한다.
다음으로, 구리 확산 방지막(50) 위에 구리 시드층(Cu seed, 60)을 형성한다. 이후, 전기도금법을 이용하여 구리 시드층(60) 상에 비아홀(40)을 충분히 채우는 구리층(70)을 형성한다.
다음으로, 구리층(70)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 층간 절연막(30)이 드러나도록 층간 절연막(30)의 변질된 표면층(31)까지 연마하여 구리 금속 배선(70)을 형성한다. 여기서, 층간 절연막(30) 위의 변질된 표면층(31)은 금속층 간의 기생 케패시턴스를 증가시키기 때문에 연마 공정을 통하여 제거한다. 이후, 후속하는 공정을 실시하여 반도체 소 자를 완성한다.
제2 실시예
이하, 첨부 도면을 참조하여 본 발명의 제2 실시예를 설명한다.
도 1a 내지 도 4a는 본 발명의 제2 실시예에 따른 반도체 소자의 구리 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a을 참조하면, 기판(10) 또는 하부 구리층 위에 확산 방지막(20)을 형성한다. 여기서, 확산 방지막(20)은 구리의 확산을 방지하기 위한 막이다.
다음으로, 확산 방지막(20) 위에 층간 절연물질(30)을 형성한다. 층간 절연물질은(30) 저유전 물질로 형성한다.
다음으로, 도 2a에 도시된 바와 같이, 층간 절연물질(30)이 형성된 기판(10)을 질소 플라즈마(32) 처리하여 질소 이온을 층간 절연물질(30)의 표면에 주입하여 변질된 표면층(31)을 형성한다. 이때, 플라즈마 처리 조건은 소스 파워를 12.56 MHz, 0 ~ 2000 Watts으로 하고, 챔버 압력을 5 ~ 500mTorr로 하고, 바이어스 파워를 13.56MHz, 0 ~ 500Watts로 한다.
여기서, 질소 플라즈마 내의 질소 이온이 저유전 물질의 표면에 주입되면서 저유전 물질의 표면이 단단한 질화막 계열(SiN, SiCN, SiCO, SiON)로 변하게 되어 저유전 물질 내에 수분 및 암모니아의 흡착을 방지한다.
이에 따라, 수분 및 암모니아의 흡착을 방지할 수 있는 고가의 감광막을 사용할 필요가 없기 때문에 비용을 절감할 수 있고, 공정에 사용될 감광막 선택의 폭이 넓어진다. 또한, 캐핑층 형성 공정이 필요하지 않아 생산성 향상을 가지고 온 다.
다음으로, 층간 절연막(30) 및 변질된 표면층(31) 위에 듀얼 다마신(Dual Damascene) 공정을 진행하여 구리 금속 배선을 형성한다. 도 3a에 도시된 바와 같이, 층간 절연막(30) 및 변질된 표면층(31) 위에 사진 식각 공정을 이용하여 비아홀(40) 및 트렌치(Trench, 41)를 형성한다. 이후, 도 4a에 도시된 바와 같이, 비아홀(40) 및 트렌치(41) 내에 구리 확산방지막(50)을 형성한다.
다음으로, 구리 확산 방지막(50) 위에 구리 시드층(60)을 형성한다. 이후, 전기도금법을 이용하여 구리 시드층(60) 상에 비아홀(40)과 트렌치(41)를 충분히 채우는 구리층(70)을 형성한다.
다음으로, 구리층(70)을 화학적 기계적 연마 공정을 이용하여 층간 절연막(30)이 드러나도록 층간 절연막(30)의 변질된 표면층(31)까지 연마하여 구리 금속 배선(70)을 형성한다. 여기서, 층간 절연막(30) 위의 변질된 표면층(31)은 금속층 간의 기생 케패시턴스를 증가시키기 때문에 연마 공정을 통하여 제거한다. 이후, 후속하는 공정을 실시하여 반도체 소자를 완성한다.
본 발명에 따른 반도체 소자의 구리 금속 배선 형성 방법은 층간 절연물질인 저유전 물질을 질소 플라즈마 처리하여 변질된 표면층을 형성함으로써, 저유전 물질 내에 수분 및 암모니아의 흡착을 방지할 수 있다.
또한, 본 발명에 따른 반도체 소자의 구리 금속 배선 형성 방법은 수분 및 암모니아의 흡착을 방지하기 위해 사용하는 감광막 및 캐핑층 형성 공정이 필요하 지 않기 때문에 비용을 절감할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (4)

  1. 기판 또는 하부 구리층 위에 확산 방지막을 형성하는 단계와,
    상기 확산 방지막 위에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막이 형성된 기판을 질소 플라즈마 처리하여 상기 층간 절연막의 표면에 질화막 계열의 변질된 표면층을 형성하는 단계와,
    상기 층간 절연막 및 변질된 표면층에 비아홀을 형성하는 단계와,
    상기 비아홀 내에 구리 확산방지막을 형성하는 단계와,
    상기 구리 확산방지막 위에 구리 시드층을 형성하는 단계와,
    상기 구리 시드층 위에 전기도금법을 이용하여 구리 금속층을 형성하는 단계와,
    상기 구리 금속층을 층간 절연막의 변질된 표면층까지 연마하여 층간 절연막이 드러나도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  2. 제1항에서,
    상기 질소 플라즈마 처리는 소스 파워를 12.56 MHz, 0 ~ 2000 Watts으로 하고, 챔버 압력을 5 ~ 500mTorr로 하고, 바이어스 파워를 13.56MHz, 0 ~ 500Watts로 하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  3. 기판 또는 하부 구리층 위에 확산 방지막을 형성하는 단계와,
    상기 확산 방지막 위에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막이 형성된 기판을 질소 플라즈마 처리하여 상기 층간 절연막의 표면에 질화막 계열의 변질된 표면층을 형성하는 단계와,
    상기 층간 절연막 및 변질된 표면층에 비아홀 및 트렌치를 형성하는 단계와,
    상기 비아홀 및 상기 트렌치 내에 구리 확산방지막을 형성하는 단계와,
    상기 구리 확산방지막 위에 구리 시드층을 형성하는 단계와,
    상기 구리 시드층 위에 전기도금법을 이용하여 구리 금속층을 형성하는 단계와,
    상기 구리 금속층을 층간 절연막의 변질된 표면층까지 연마하여 층간 절연막이 드러나도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  4. 제3항에서,
    상기 질소 플라즈마 처리는 소스 파워를 12.56 MHz, 0 ~ 2000 Watts으로 하고, 챔버 압력을 5 ~ 500mTorr로 하고, 바이어스 파워를 13.56MHz, 0 ~ 500Watts로 하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
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