KR20070085179A - Package on package substrate and the manufacturing method thereof - Google Patents

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Abstract

A package on package substrate and its manufacturing method are provided to reduce a thickness of the package on a package substrate and to extend a space between a top package and a bottom package by forming a metal bump and a cavity on a bottom package substrate. A top package substrate(2) is laminated on an upper portion of a bottom package substrate(1). A solder ball(3) is coupled to a lower surface of the top package substrate. A metal bump(20) is protruded from the upper surface of the bottom package substrate. The metal bump corresponds to a position of the solder ball. A cavity is recessed from the upper surface of the bottom package substrate, corresponding to a position where an electronic device(4) is mounted. A bonding pad is formed on a position corresponding to an electrical point of contact of the electronic device. The metal bump is formed in a body with the bottom package substrate.

Description

패키지 온 패키지 기판 및 그 제조방법{Package on package substrate and the manufacturing method thereof}Package on package substrate and the manufacturing method

본 발명은 기판에 관한 것으로, 보다 상세하게는 패키지 온 패키지 기판 및 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a substrate, and more particularly, to a package on package substrate and a method of manufacturing the same.

전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack) 패키지 기판까지 등장하는 실정이다.With the development of the electronic industry, the demand for high functionalization and miniaturization of electronic components is increasing rapidly. In order to cope with such demands, a single electronic device is mounted on a conventional printed circuit board, and a stack package board is being provided to stack and mount a plurality of electronic devices on a single board.

패키지 기판의 설계의 진화 과정에서 고속도화와 고집적화의 요구에 부응하여 SiP(System in Package)가 탄생하였으며, 이러한 SiP는 PiP(Package in Package), PoP(Package on Package) 등 여러 가지 형태로 발전되어 가고 있다.In the evolution of package board design, SiP (System in Package) was created in response to the demand for high speed and high integration.SiP has been developed in various forms such as Package in Package (PIP) and Package on Package (PoP). I'm going.

나아가, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package on Package, 이하, PoP라 한다.)가 대안으로 떠오르게 되었다.Furthermore, R & D on a method for realizing a high performance and high density package substrate required by the market, and as the demand thereof increases, a package on package that stacks the package substrate on the package substrate among the various methods of forming the package substrate on Package, hereinafter referred to as PoP) has emerged as an alternative.

PoP를 구현하는 데에는 패키지의 전체 두께가 관건인데, PoP의 성능을 더욱 높이기 위해 하부에 위치하는 바텀(Bottom) 패키지에 한 개의 IC를 실장하는 상황에서 나아가 2개 이상의 IC를 적층하여 실장하고자 하는 요구가 발생하였으며, 이에 따라 바텀 패키지에 2개 이상의 IC를 실장할 경우 패키지의 전체 두께가 증가하여 PoP의 구현에 있어서 한계에 도달하게 되었다.The overall thickness of the package is a key factor in implementing PoP. In order to further improve the performance of PoP, the requirement to stack two or more ICs in a situation where one IC is mounted in a bottom bottom package is required. As a result, when two or more ICs are mounted in the bottom package, the overall thickness of the package is increased to reach a limit in implementing PoP.

즉, 지금까지의 PoP는 상부에 위치하는 탑(Top) 패키지에 1개 내지 4개의 IC를 적층(stack)하여 패키지를 형성하고, 하부에 위치하는 바텀 패키지에는 1개의 IC를 와이어 본딩에 의해 실장한 후, 바텀 패키지에 탑 패키지를 적층함으로써 하나의 PoP 구조를 이루어 왔다.That is, the conventional PoP stacks one to four ICs in a top package located at the top to form a package, and one IC is mounted on the bottom package at the bottom by wire bonding. After that, one PoP structure has been achieved by stacking a top package on a bottom package.

그러나, 최근 점점 고밀도화가 진행되면서 탑 패키지는 4개 이상의, 바텀 패키지에는 2개 이상의 IC를 적층하고자 하는 멀티 스택(multi-stack)이 요구되고 있는 실정이다. 이는 PoP의 전체 두께를 증가시키는 결과를 초래하였고, 특히 탑 패키지와 바텀 패키지 간의 간격을 증가시켜야 하는 문제를 야기시키고 있다.However, in recent years, as the density increases, four or more top packages are required, and a multi-stack for stacking two or more ICs is required for the bottom package. This resulted in an increase in the overall thickness of the PoP, which in particular caused a problem of increasing the distance between the top package and the bottom package.

이러한 문제를 해결하기 위한 수단으로, 탑 패키지 또는 바텀 패키지에 공동(cavity)을 형성하거나, 바텀 패키지 기판에 범프를 형성하여 패키지 간의 간격을 확장할 수 있다.As a means to solve this problem, a cavity may be formed in the top package or the bottom package, or bumps may be formed in the bottom package substrate to extend the gap between the packages.

이와 같은 공동 또는 범프에 관한 종래기술로서, 첫째, 칩을 공동(cavity) 내에 내장하고 상부 멀티칩 모듈과 하부 기판 사이에 솔더범프에 의한 솔더월을 형성한 발명을 들 수 있다. 그러나, 상기 발명은 EMI 성능을 향상시키기 위해 공동을 형성하고 EMI 레이어를 적층한 것이며, 솔더월은 상부 멀티칩 모듈과 하부 기판 간 의 간극을 차폐하기 위한 것으로, 패키지 간의 간격을 확장하여 멀티 스택을 구현하기 위한 것은 아니라는 한계가 있다.As a related art related to such a cavity or bump, first, an invention in which a chip is embedded in a cavity and a solder wall formed by solder bumps is formed between an upper multichip module and a lower substrate. However, the present invention is to form a cavity and stack the EMI layer to improve the EMI performance, the solder wall is to shield the gap between the upper multi-chip module and the lower substrate, to extend the gap between the package to It is not intended to be implemented.

둘째, 상부 패키지에 칩 내장을 위한 공동을 형성한 발명을 들 수 있다. 그러나, 상기 발명은 패키지 간의 연결에 통상의 솔더볼을 사용하였으며, 멀티 스택을 구현하기 위한 것이 아니라는 한계가 있다.Second, the invention in which the cavity for chip embedding is formed in the upper package. However, the present invention uses a conventional solder ball for the connection between packages, there is a limitation that is not intended to implement a multi-stack.

본 발명은 패키지의 전체 두께를 줄이면서 보다 많은 수의 전자소자를 내장할 수 있는 패키지 온 패키지 기판 및 그 제조방법을 제공하는 것이다.The present invention provides a package-on-package substrate and a method of manufacturing the same, which can incorporate a larger number of electronic devices while reducing the overall thickness of the package.

본 발명의 일 측면에 따르면, 바텀(bottom) 패키지 기판과, 바텀 패키지 기판의 상부에 적층되며, 하면에 솔더볼이 결합되는 탑(top) 패키지 기판과, 바텀 패키지 기판의 상면에서 솔더볼의 위치에 대응하여 돌출되는 메탈범프를 포함하되, 메탈범프는 바텀 패키지 기판과 일체로 형성되는 패키지 온 패키지 기판이 제공된다.According to an aspect of the present invention, a bottom package substrate, a top package substrate stacked on top of a bottom package substrate, and having solder balls coupled to a bottom surface thereof, correspond to the positions of the solder balls on the top surface of the bottom package substrate. To include a metal bump protruding, the metal bump is provided with a package-on package substrate formed integrally with the bottom package substrate.

전자소자가 실장되는 위치에 대응하여 바텀 패키지 기판의 상면으로부터 함입되어 형성되는 공동(cavity)과, 공동에서 전자소자의 전기접점에 대응하는 위치에 형성되는 본딩패드를 더 포함할 수 있다.The electronic device may further include a cavity formed by being recessed from an upper surface of the bottom package substrate in correspondence to a location where the electronic device is mounted, and a bonding pad formed at a location corresponding to the electrical contact of the electronic device in the cavity.

메탈범프는 바텀 패키지 기판의 상면에 형성되는 회로패턴과 일체로 형성되는 것이 바람직하다.The metal bumps are preferably formed integrally with the circuit pattern formed on the top surface of the bottom package substrate.

또한, 전자소자가 실장되는 바텀(bottom) 패키지 기판과, 바텀 패키지 기판의 상부에 적층되는 탑(top) 패키지 기판과, 전자소자가 실장되는 위치에 대응하여 바텀 패키지 기판의 표면으로부터 함입되어 형성되는 공동(cavity)과, 공동에서 전자소자의 전기접점에 대응하는 위치에 형성되는 본딩패드를 포함하는 패키지 온 패키지 기판이 제공된다.In addition, the bottom package substrate on which the electronic device is mounted, the top package substrate stacked on the top of the bottom package substrate, and the bottom package substrate are formed to be recessed in correspondence to the position where the electronic device is mounted. A package on package substrate is provided that includes a cavity and a bonding pad formed in a cavity corresponding to an electrical contact of an electronic device.

탑 패키지 기판의 하면에는 솔더볼이 결합되며, 바텀 패키지 기판의 상면에서 솔더볼의 위치에 대응하여 돌출되는 메탈범프를 더 포함하되, 메탈범프는 바텀 패키지 기판과 일체로 형성될 수 있다.The bottom surface of the top package substrate is coupled to the solder ball, and further includes a metal bump protruding corresponding to the position of the solder ball on the top surface of the bottom package substrate, the metal bump may be formed integrally with the bottom package substrate.

바텀 패키지 기판은 복수의 회로패턴 층을 포함하며, 복수의 회로패턴 층은 비아홀을 통해 전기적으로 연결되는 것이 바람직하다.The bottom package substrate may include a plurality of circuit pattern layers, and the plurality of circuit pattern layers may be electrically connected through via holes.

바텀 패키지 기판의 표면에 형성되는 회로패턴은 절연재 내에 수용되며, 바텀 패키지 기판의 표면 위로 돌출되지 않는 것이 바람직하다.The circuit pattern formed on the surface of the bottom package substrate is accommodated in the insulating material, and preferably does not protrude above the surface of the bottom package substrate.

또한, (a) 코어기판의 표면에 내층회로를 형성하는 단계, (b) 표면에 외층회로에 대응하는 회로패턴이 형성된 금속판을 절연재를 개재하여 회로패턴이 내층회로에 대향하도록 적층하는 단계, (c) 메탈범프가 형성될 부분을 제외하고 금속층을 제거하여 외층회로가 형성되는 절연재를 노출시키는 단계, 및 (d) 절연재의 일부를 제거하여 공동(cavity)을 형성하고 내층회로의 일부를 노출시키는 단계를 포함하는 패키지 온 패키지 기판의 제조방법이 제공된다.(A) forming an inner layer circuit on the surface of the core substrate, (b) laminating a metal plate on which a circuit pattern corresponding to the outer layer circuit is formed on the surface of the core substrate so as to face the inner circuit through an insulating material; c) removing the metal layer except for the portion where the metal bump is to be formed, exposing the insulating material on which the outer layer circuit is formed, and (d) removing a portion of the insulating material to form a cavity and exposing a portion of the inner layer circuit. Provided is a method of manufacturing a package on package substrate comprising the step.

단계 (a)는 코어기판에 IVH를 형성하는 단계를 더 포함할 수 있다. 단계 (b)는 금속판을 코어기판의 양면에서 적층하는 것을 포함할 수 있다. 금속판은 동박판이며, 절연재는 프리프레그를 포함할 수 있다.Step (a) may further comprise forming IVH on the core substrate. Step (b) may comprise laminating metal plates on both sides of the core substrate. The metal plate is a copper foil, and the insulating material may include a prepreg.

단계 (b)와 단계 (c) 사이에 금속판의 표면에 필름층을 적층하고, 메탈범프가 형성될 부분을 제외하고 필름층을 제거하는 단계를 더 포함할 수 있다. 필름층은 드라이 필름(dry film)을 포함하며, 단계 (c)는 에칭에 의해 수행될 수 있다.The method may further include laminating a film layer on the surface of the metal plate between steps (b) and (c) and removing the film layer except for a portion where the metal bump is to be formed. The film layer comprises a dry film, and step (c) can be performed by etching.

단계 (c)와 단계 (d) 사이에, (e) 외층회로가 형성된 부분에 절연재를 관통 하는 BVH를 가공하는 단계, (f) BVH가 형성된 부분을 제외하고 드라이 필름을 적층하는 단계, 및 (g) BVH 내에 필(fill) 도금을 하고, 드라이 필름을 제거하는 단계를 더 포함할 수 있다.Between (c) and (d), (e) processing the BVH through the insulating material in the portion where the outer layer circuit is formed, (f) laminating the dry film except for the portion where the BVH is formed, and ( g) filling plating in the BVH, and removing the dry film.

단계 (e)와 단계 (g) 사이에 BVH에 무전해 도금층을 형성하는 단계를 더 포함할 수 있다. 단계 (e)는 메탈범프와 외층회로가 일체로 연결된 부분에 BVH를 가공하는 것을 포함하는 것이 바람직하다.The method may further include forming an electroless plating layer in BVH between steps (e) and (g). Step (e) preferably comprises processing the BVH in the portion where the metal bumps and the outer layer circuits are integrally connected.

단계 (c)와 단계 (d) 사이에 외층회로 및 절연재의 표면에 솔더 레지스트(solder resist)를 도포하고, 공동이 형성될 부분, 메탈범프 및 솔더볼이 결합되는 접점의 솔더 레지스트를 제거하는 단계를 더 포함할 수 있다.Between step (c) and step (d), apply a solder resist to the surface of the outer layer circuit and the insulating material, and remove the solder resist of the part where the cavity is to be formed, the contact where the metal bump and the solder ball are joined. It may further include.

단계 (d) 이후에 노출된 내층회로, 메탈범프 및 솔더볼이 결합되는 접점에 금도금을 하는 단계를 더 포함할 수 있다.After the step (d) may further comprise the step of gold plating the contacts to which the inner layer circuit, the metal bump and the solder ball is exposed.

상기와 같은 구성을 갖는 본 발명에 의하면, 바텀 패키지 기판에 메탈범프와 공동(cavity)을 형성함으로써, PoP 기판의 전체 두께가 감소하고, 탑 패키지와 바텀 패키지 간의 간격이 확장되어 별도의 두께 증가 없이 보다 많은 칩을 내장할 수 있다.According to the present invention having the configuration as described above, by forming the cavity and the metal bump (cavity) in the bottom package substrate, the overall thickness of the PoP substrate is reduced, and the gap between the top package and the bottom package is extended without any additional thickness increase More chips can be embedded.

또한, 패키지 기판에서 절연재 내에 회로패턴이 수용되도록 형성하기 때문에 회로패턴이 돌출되는 만큼의 기판의 두께를 감소시킬 수 있고, 기판 표면의 평탄도가 향상되며, 구조적 강성이 높아져 기판의 휨발생이 줄어든다. 솔더 레지스트를 도포하는 기판 표면의 평탄도가 향상됨에 따라 솔더 레지스트의 도포두께를 감소시 킬 수 있다.In addition, since the circuit board is formed to be accommodated in the insulating material in the package substrate, the thickness of the substrate as much as the circuit pattern protrudes can be reduced, the flatness of the substrate surface is improved, and the structural rigidity is increased, thereby reducing the occurrence of warpage of the substrate. . As the flatness of the substrate surface to which the solder resist is applied is improved, the coating thickness of the solder resist can be reduced.

이하, 본 발명에 따른 패키지 온 패키지 기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 PoP 기판의 기본 구조에 대해서 먼저 설명하기로 한다.Hereinafter, a preferred embodiment of a package on package substrate and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, the same components will be denoted by the same reference numerals regardless of the reference numerals and redundant description thereof will be omitted. In addition, before describing the preferred embodiments of the present invention in detail, the basic structure of the PoP substrate will be described first.

도 1은 PoP 기판의 기본 구조를 나타낸 단면도이다. 도 1을 참조하면, 바텀 패키지 기판(1), 탑 패키지 기판(2), 솔더볼(3), 전자소자(4)가 도시되어 있다.1 is a cross-sectional view showing the basic structure of a PoP substrate. Referring to FIG. 1, a bottom package substrate 1, a top package substrate 2, a solder ball 3, and an electronic device 4 are illustrated.

도 1에 도시된 바와 같이 PoP 기판의 기본구조를 살펴보면, 바텀 패키지 기판(1)은 다층의 회로패턴이 형성되는 인쇄회로기판이며 그 표면에 IC가 실장되어 있다. 바텀 패키지 기판(1)의 상부에는 탑 패키지 기판(2)이 적층되며, 패키지 기판 간의 연결은 솔더볼(3)에 의한다. 패키지 기판에 해당하는 인쇄회로기판은 통상의 다층 인쇄회로기판 제조방법에 의해 제작된다.Referring to the basic structure of the PoP substrate as shown in FIG. 1, the bottom package substrate 1 is a printed circuit board on which a multilayer circuit pattern is formed, and an IC is mounted on the surface thereof. The top package substrate 2 is stacked on the bottom package substrate 1, and the connection between the package substrates is by solder balls 3. The printed circuit board corresponding to the package substrate is manufactured by a conventional multilayer printed circuit board manufacturing method.

도 2는 본 발명의 바람직한 일 실시예에 따른 바텀 패키지 기판을 나타낸 단면도이고, 도 3은 본 발명의 바람직한 일 실시예에 따른 PoP 기판을 나타낸 단면도이다. 도 2 내지 도 3을 참조하면, 바텀 패키지 기판(1), 탑 패키지 기판(2), 솔더볼(3), 전자소자(4), 코어기판(10), 내층회로(12), IVH(14), 메탈범프(20), 공동(30), 본딩패드(32), 절연재(40), 금속층(50), 외층회로(52), BVH(54), 솔더 레지스트(80), 금도금층(90)이 도시되어 있다.2 is a cross-sectional view illustrating a bottom package substrate according to an exemplary embodiment of the present invention, and FIG. 3 is a cross-sectional view illustrating a PoP substrate according to an exemplary embodiment of the present invention. 2 to 3, the bottom package substrate 1, the top package substrate 2, the solder ball 3, the electronic device 4, the core substrate 10, the inner layer circuit 12, and the IVH 14 are described. , Metal bumps 20, cavities 30, bonding pads 32, insulation 40, metal layer 50, outer circuit 52, BVH 54, solder resist 80, gold plated layer 90 Is shown.

본 발명에 따른 PoP 기판은 바텀 패키지 기판(1)에 해당하는 인쇄회로기판에 도 2에 도시된 것과 같은 형상으로 전자소자(4) 실장을 위한 공동(cavity)(30) 및 메탈범프(20)를 형성함으로써 멀티 스택을 구현한 것을 특징으로 한다.The PoP substrate according to the present invention has a cavity 30 and a metal bump 20 for mounting an electronic device 4 in a shape as shown in FIG. 2 on a printed circuit board corresponding to the bottom package substrate 1. It is characterized by implementing a multi-stack by forming a.

즉, 본 발명은, 바텀(bottom) 패키지 기판과, 바텀 패키지 기판(1)의 상부에 적층되며 하면에 솔더볼(3)이 결합되는 탑(top) 패키지 기판(2)으로 구성되는 PoP 기판에 있어서, 바텀 패키지 기판(1)의 상면에서 솔더볼(3)의 위치에 대응하여 돌출되는 메탈범프(20)를 형성하는 것을 첫번째 특징으로 한다.That is, the present invention relates to a bottom package substrate and a PoP substrate composed of a top package substrate (2) stacked on top of the bottom package substrate (1) and having a solder ball (3) bonded to a lower surface thereof. The first feature is to form a metal bump 20 protruding from the upper surface of the bottom package substrate 1 corresponding to the position of the solder ball 3.

메탈범프(20)는 별도의 부재를 바텀 패키지 기판(1)의 상면에 결합하여 형성될 수도 있으나, 보다 바람직하게는 바텀 패키지 기판(1)의 제조과정에서 회로패턴과 일체로 형성하는 것이 보다 효율적이다. 바텀 패키지 기판(1)에 메탈범프(20)를 일체로 형성하는 과정에 대해서는 후술한다.The metal bumps 20 may be formed by coupling a separate member to the top surface of the bottom package substrate 1, but more preferably, the metal bumps 20 may be formed integrally with the circuit pattern during the manufacturing process of the bottom package substrate 1. to be. A process of integrally forming the metal bumps 20 on the bottom package substrate 1 will be described later.

한편, 본 발명은, PoP 기판에 있어서, 바텀 패키지 기판(1)에 실장되는 전자소자(4)의 위치에 대응하여 바텀 패키지 기판(1)의 표면으로부터 함입되는 공동(30) 및 전자소자(4)의 전기접점과 전기적으로 연결될 수 있도록 공동(30)에 본딩패드(32)를 형성하는 것을 두번째 특징으로 한다.On the other hand, in the PoP substrate, the cavity 30 and the electronic device 4 embedded in the surface of the bottom package substrate 1 corresponding to the position of the electronic device 4 mounted on the bottom package substrate 1 are provided. The second feature is to form a bonding pad 32 in the cavity 30 so as to be electrically connected to the electrical contact.

본 실시예에 따른 PoP 기판의 바텀 패키지 기판(1)에는 전술한 메탈범프(20)와 공동(30)이 동시에 형성될 수 있음은 물론이며, 이 경우 패키지 기판 사이에 공동(30)의 깊이와 메탈범프(20)의 높이를 합한 것만큼의 공간이 추가로 형성되어 멀티 스택을 구현할 수 있게 된다.In the bottom package substrate 1 of the PoP substrate according to the present embodiment, the above-described metal bumps 20 and the cavity 30 may be formed at the same time, and in this case, the depth of the cavity 30 between the package substrates and As much space as the sum of the heights of the metal bumps 20 is further formed, a multi-stack may be realized.

바텀 패키지 기판(1)은 복수의 회로패턴 층을 포함하는 다층 인쇄회로기판으 로 제작할 수 있으며, 이 경우 각각의 회로패턴 층간의 전기적 연결은 IVH(interstitial via hole)(14), BVH(blind via hole)(54), PTH(plated through hole) 등의 비아홀에 의해 구현된다.The bottom package substrate 1 may be made of a multilayer printed circuit board including a plurality of circuit pattern layers. In this case, the electrical connection between the circuit pattern layers may be interstitial via hole (IVH) 14 or blind via. holes (54), plated through holes (PTH), or the like.

바텀 패키지 기판(1)의 표면에 형성되는 회로패턴은 후술하는 '리버스(reverse) 에칭'에 의해 형성되며, 이 경우 회로패턴이 절연재(40) 내에 수용되어 바텀 패키지 기판(1)의 표면 위로 돌출되지 않는다. 이와 같이 회로패턴이 기판의 표면으로 돌출되지 않도록 형성함으로써 기판의 두께를 감소시킬 수 있고, 기판 표면의 평탄도가 향상된다.The circuit pattern formed on the surface of the bottom package substrate 1 is formed by a reverse etching, which will be described later. In this case, the circuit pattern is accommodated in the insulating material 40 to protrude above the surface of the bottom package substrate 1. It doesn't work. By forming the circuit pattern so as not to protrude to the surface of the substrate, the thickness of the substrate can be reduced, and the flatness of the substrate surface is improved.

또한, 절연재(40) 내에 금속층(50)인 회로패턴이 포함되어 있기 때문에 기판의 휨강성이 향상되며, 기판의 표면이 평탄하기 때문에 기판 표면에 도포하는 솔더 레지스트(80)의 도포두께를 감소시킬 수 있다.In addition, since the circuit pattern, which is the metal layer 50, is included in the insulating material 40, the bending rigidity of the substrate is improved, and since the surface of the substrate is flat, the coating thickness of the solder resist 80 applied to the substrate surface can be reduced. have.

본 발명에 따른 PoP 기판의 특징으로 정리하면, 첫째, 바텀 패키지 기판(1)에는 공동(30)이 형성되며 공동(30)에는 전자소자(4)와의 전기적 연결을 위한 본딩패드(32)가 형성된다. 둘째, 바텀 패키지 기판(1)의 상면에 메탈범프(20)를 형성하여 탑 패키지 기판(2)과 바텀 패키지 기판(1) 사이의 간격이 확장된다. 패키지 기판은 다층 인쇄회로기판의 형태로 제조될 수 있으며, 이 경우 각 회로층 간의 전기적 연결은 IVH(14), PTH, BVH(54) 등에 의해 구현된다.In summary, the bottom package substrate 1 has a cavity 30 formed therein, and a bonding pad 32 for electrical connection with the electronic device 4 is formed in the cavity 30. do. Second, the metal bumps 20 are formed on the top surface of the bottom package substrate 1 to extend the gap between the top package substrate 2 and the bottom package substrate 1. The package substrate may be manufactured in the form of a multilayer printed circuit board, in which case the electrical connection between each circuit layer is implemented by IVH 14, PTH, BVH 54, and the like.

도 4는 본 발명의 바람직한 일 실시예에 따른 PoP 기판의 제조방법을 나타낸 순서도이고, 도 5는 본 발명의 바람직한 일 실시예에 따른 PoP 기판의 제조공정을 나타낸 흐름도이다. 도 5를 참조하면, 코어기판(10), 내층회로(12), IVH(14), 메탈 범프(20), 공동(30), 본딩패드(32), 절연재(40), 금속층(50), 외층회로(52), BVH(54), 필름층(60), 드라이 필름(70), 솔더 레지스트(80), 금도금층(90)이 도시되어 있다.4 is a flowchart illustrating a method of manufacturing a PoP substrate according to an exemplary embodiment of the present invention, and FIG. 5 is a flowchart illustrating a manufacturing process of a PoP substrate according to an exemplary embodiment of the present invention. Referring to FIG. 5, a core substrate 10, an inner layer circuit 12, an IVH 14, a metal bump 20, a cavity 30, a bonding pad 32, an insulating material 40, a metal layer 50, The outer circuit 52, BVH 54, film layer 60, dry film 70, solder resist 80, and gold plated layer 90 are shown.

본 발명에 따른 PoP 기판의 제조에는 후술하는 바와 같이 소위 '리버스 에칭' 공법이 적용되며, 이에 의해 회로패턴이 형성된 기판의 표면을 평탄하게 할 수 있다.The so-called "reverse etching" method is applied to the production of the PoP substrate according to the present invention, whereby the surface of the substrate on which the circuit pattern is formed can be flattened.

즉, 본 발명에 따른 PoP 기판을 제조하기 위해서는 먼저, 도 5의 (a)와 같이 코어기판(10)의 표면에 내층회로(12)를 형성한다(100). 코어기판(10)은 통상의 동박적층판에 서브트랙티브(subtractive) 공법을 적용하거나, 절연기판에 어디티브(additive) 공법을 적용하여 도금, 노광, 에칭 등의 과정을 거쳐 내층회로(12)를 형성할 수 있으며, 내층회로(12)의 층간 전기적 연결을 위해 코어기판(10)에 IVH(14)를 형성하는 등 당업자에게 자명한 범위 내에서 코어기판(10) 제조공정이 적용될 수 있다.That is, in order to manufacture the PoP substrate according to the present invention, first, the inner circuit 12 is formed on the surface of the core substrate 10 as shown in FIG. The core substrate 10 applies a subtractive method to a common copper clad laminate, or adds an additive method to an insulating substrate, thereby performing plating, exposure, etching, etc. to process the inner layer circuit 12. The core substrate 10 manufacturing process may be applied within a range apparent to those skilled in the art, such as forming an IVH 14 on the core substrate 10 for interlayer electrical connection of the inner layer circuit 12.

다음으로 도 5의 (b)와 같이 표면에 외층회로(52)에 대응하는 회로패턴이 형성된 금속판을 절연재(40)를 개재하여 회로패턴이 내층회로(12)에 대향하도록 적층한다(110). 이로써 4층의 인쇄회로기판이 형성된다.Next, as shown in FIG. 5B, a metal plate on which a circuit pattern corresponding to the outer layer circuit 52 is formed is laminated on the surface of the circuit board so as to face the inner circuit 12 through the insulating material 40 (110). As a result, a four-layer printed circuit board is formed.

이 공정은 '리버스 에칭'을 적용하기 위한 것으로, 절연재(40)의 표면에 금속층(50)을 적층한 후 그 일부를 제거하는 통상의 회로패턴 형성공정과는 달리, 회로에 해당하는 패턴이 표면에 형성되어 있는 금속판을 패턴부분이 절연재(40)에 대향하도록 가압하여 적층한 후 금속판을 에칭하여 패턴부분만 잔존시킴으로써 회로 패턴을 형성하는 것이다.This process is to apply the reverse etching, and unlike the conventional circuit pattern forming process in which the metal layer 50 is laminated on the surface of the insulating material 40 and then a part thereof is removed, the pattern corresponding to the circuit is formed on the surface. The metal plate formed on the substrate is pressed and laminated so that the pattern portion faces the insulating material 40, and then the metal plate is etched so that only the pattern portion remains to form a circuit pattern.

이와 같이 '리버스 에칭' 공정에 의해 형성되는 회로패턴은, 통상의 회로패턴과는 달리 절연재(40) 내에 회로패턴이 수용되어 형성되기 때문에 기판의 표면이 평탄하게 되며, 이에 따라 기판의 두께가 감소되고 기판의 휨강성이 향상되며 기판 표면에 도포하는 솔더 레지스트(80)의 도포두께를 감소시킬 수 있다는 장점이 있다.As described above, the circuit pattern formed by the 'reverse etching' process has a flat surface because the circuit pattern is accommodated in the insulating material 40, unlike the conventional circuit pattern, thereby reducing the thickness of the substrate. And the bending rigidity of the substrate is improved, and the coating thickness of the solder resist 80 applied to the substrate surface can be reduced.

금속판은 통상의 동박판을 사용할 수 있으며, 프리프레그와 같은 절연재(40)를 개재하여 코어기판(10)의 양면에서 가압하여 적층한다. 동박판에 회로에 해당하는 패턴을 형성하는 방법은 당업자에게 자명한 사항이므로 이에 대한 상세한 설명은 생략한다. As the metal plate, a conventional copper foil plate may be used, and the metal plate may be laminated on the both sides of the core substrate 10 via an insulating material 40 such as a prepreg. Since a method for forming a pattern corresponding to a circuit on the copper foil is obvious to those skilled in the art, a detailed description thereof will be omitted.

다음으로 도 5의 (c)와 같이 금속판의 표면에 필름층(60)을 적층하고, 메탈범프(20)가 형성될 부분을 제외하고 필름층(60)을 제거한다(120).Next, as shown in FIG. 5C, the film layer 60 is stacked on the surface of the metal plate, and the film layer 60 is removed except for a portion where the metal bump 20 is to be formed (120).

필름층(60)은 에칭 방지층의 역할을 하는 것으로서 통상의 드라이 필름(dry film) 등이 사용될 수 있으며, 드라이 필름을 노광 및 현상함으로써 그 일부만을 선택적으로 제거할 수 있다.As the film layer 60 serves as an etching prevention layer, a conventional dry film or the like may be used, and only a part of the film layer 60 may be selectively removed by exposing and developing the dry film.

전술한 '리버스 에칭' 공정에 의해 기판의 표면에 회로패턴을 형성하는 과정에서 본 발명에 따른 메탈범프(20)가 형성되도록 하기 위해 메탈범프(20)가 형성될 부분에 필름층(60)을 잔존시키며, 이로써 메탈범프(20)는 외층회로(52)와 일체로 연결되어 형성될 수 있다.In order to form the metal bumps 20 according to the present invention in the process of forming a circuit pattern on the surface of the substrate by the 'reverse etching' process described above, the film layer 60 is formed on the portion where the metal bumps 20 are to be formed. The metal bumps 20 may be formed integrally with the outer layer circuit 52.

다음으로 도 5의 (d)와 같이 메탈범프(20)가 형성될 부분을 제외하고 금속 층(50)을 제거하여 외층회로(52)가 형성되는 절연재(40)를 노출시킨다(130). 금속층(50)은 통상의 에칭에 의해 제거되며, 절연재(40) 및 금속판의 적층에 의해 절연재(40) 내에 수용되어 있는 외층회로(52)가 기판의 표면으로 노출되도록 금속층(50)을 에칭한다. 이 과정에서 에칭이 되지 않은 부분, 즉 필름층(60)이 잔존하는 부분은 메탈범프(20)가 되며, 에칭이 된 부분, 즉 기판의 표면에 노출된 부분은 외층회로(52)가 된다. 메탈범프(20) 형성 후 이 부분에 잔존하는 필름층(60)은 박리하여 제거한다.Next, except for the portion where the metal bumps 20 are to be formed, as shown in FIG. 5 (d), the metal layer 50 is removed to expose the insulating material 40 on which the outer layer circuit 52 is formed (130). The metal layer 50 is removed by a normal etching, and the metal layer 50 is etched so that the outer layer circuit 52 accommodated in the insulating material 40 is exposed to the surface of the substrate by lamination of the insulating material 40 and the metal plate. . In this process, the portion that is not etched, that is, the portion where the film layer 60 remains, becomes the metal bump 20, and the portion that is etched, that is, the portion exposed on the surface of the substrate, becomes the outer layer circuit 52. After the metal bumps 20 are formed, the film layer 60 remaining in this portion is peeled off and removed.

이와 같은 공정에 따라 외층회로(52)를 형성한 후, 외층회로(52)와 내층회로(12)의 전기적 연결을 위해 외층회로(52)가 형성된 부분에 절연재(40)를 관통하는 BVH(54)를 가공한다(140). 전술한 바와 같이 본 발명에 따른 메탈범프(20)는 외층회로(52)의 일부와 일체로 연결되어 형성되므로, 메탈범프(20)와 내층회로(12) 간의 전기적 연결을 구현하기 위해서는 메탈범프(20)와 외층회로(52)가 일체로 연결된 부분에 BVH(54)를 가공하는 것이 좋다.After forming the outer layer circuit 52 according to the above process, BVH (54) penetrating the insulating material 40 in the portion where the outer layer circuit 52 is formed for electrical connection between the outer layer circuit 52 and the inner layer circuit 12. (140). As described above, since the metal bumps 20 according to the present invention are integrally formed with a part of the outer layer circuit 52, the metal bumps 20 may be formed in order to implement electrical connection between the metal bumps 20 and the inner layer circuit 12. It is preferable to process the BVH 54 in a portion in which 20) and the outer layer circuit 52 are integrally connected.

메탈범프(20)는 탑 패키지 기판(2)의 하면에 결합되는 솔더볼(3)과 연결되는 부분이므로, 이와 같이 메탈범프(20)와 외층회로(52)가 일체로 연결된 부분에 형성되는 BVH(54)에 의해 탑 패키지 기판(2)과 바텀 패키지 기판(1) 간의 전기적 연결도 구현된다.Since the metal bumps 20 are portions connected to the solder balls 3 coupled to the bottom surface of the top package substrate 2, the BVBs formed on the metal bumps 20 and the outer layer circuit 52 are integrally connected to each other. The electrical connection between the top package substrate 2 and the bottom package substrate 1 is also realized by 54.

BVH(54)에 의해 회로패턴 간의 전기적 연결을 구현하기 위해, 도 5의 (e)와 같이 BVH(54)가 가공된 부분을 제외하고 드라이 필름(70)을 적층하고(144), 도 5의 (f)와 같이 BVH(54) 내에 필(fill) 도금을 하여 BVH(54)를 전기적으로 도통시킨 후, 기판의 표면에 잔존하는 드라이 필름(70)을 박리하여 제거한다(146).In order to realize the electrical connection between the circuit patterns by the BVH 54, the dry film 70 is laminated 144 except for the portion where the BVH 54 is processed as shown in FIG. Fill plating is performed in the BVH 54 to electrically conduct the BVH 54 as shown in (f), and then the dry film 70 remaining on the surface of the substrate is peeled off and removed (146).

도 5의 (e)의 'A' 부분과 같이 메탈범프(20)의 상면 뿐만 아니라 측면까지도 드라이 필름(70)이 도포되도록 하여 불필요한 부분에 도금층이 형성되는 것을 방지한다. 한편, BVH(54)가 가공된 부분의 표면은 절연재(40)이므로, BVH(54)에 무전해 도금층을 형성(142)한 후, 필(fill) 도금 등 전해도금을 하는 것이 바람직하다.As shown in part 'A' of FIG. 5E, the dry film 70 is applied to not only the upper surface but also the side surface of the metal bump 20, thereby preventing the plating layer from being formed on the unnecessary portion. On the other hand, since the surface of the portion where the BVH 54 is processed is an insulating material 40, it is preferable to form an electroless plating layer on the BVH 54 (142), and then perform electroplating such as fill plating.

이와 같이 BVH(54)를 사용하여 회로패턴의 층간 전기적 연결을 구현하는 공정은 당업자에게 자명하므로 이에 대한 상세한 설명은 생략하며, 당업자에게 자명한 다른 공정이 적용될 수도 있음은 물론이다.As described above, the process of implementing the interlayer electrical connection of the circuit pattern using the BVH 54 is obvious to those skilled in the art, and thus a detailed description thereof will be omitted, and other processes apparent to those skilled in the art may be applied.

다음으로 도 5의 (g)와 같이 기판의 표면, 즉 외층회로(52) 및 절연재(40)의 표면에 솔더 레지스트(solder resist)(80)를 도포하고, 이후 금도금에 의한 전기접점이 형성될 부분인 메탈범프(20)의 상면과 솔더볼이 결합되는 접점, 그리고 드릴링 등의 가공에 의해 공동(30)이 형성될 부분의 솔더 레지스트(80)를 제거한다(150).Next, as shown in (g) of FIG. 5, a solder resist 80 is applied to the surface of the substrate, that is, the surfaces of the outer layer circuit 52 and the insulating material 40, and then an electrical contact by gold plating is formed. The solder resist 80 of the portion where the cavity 30 is to be formed is removed by a process such as a contact between the upper surface of the metal bump 20, which is a portion, and a solder ball, and drilling (150).

마지막으로 도 5의 (h)와 같이 공동(30)을 형성하기 위해 솔더 레지스트(80)가 제거된 부분의 절연재(40)에 드릴링, 에칭 등 당업자에게 자명한 공정을 적용하여 절연재(40)를 제거함으로써 공동(30)을 형성하고 내층회로(12)의 일부를 노출시킨다(160).Finally, as shown in FIG. 5H, the insulating material 40 is applied by applying a process well known to those skilled in the art, such as drilling and etching, to the insulating material 40 of the portion where the solder resist 80 is removed to form the cavity 30. Removal forms a cavity 30 and exposes a portion of the innerlayer circuit 12 (160).

공동(30)은 전자소자(4)가 실장되는 부분이므로, 전자소자(4)의 전기접점과 연결될 부분인 내층회로(12)의 일부분이 공동(30)의 표면으로 노출되도록 하는 것이 좋다. 이와 같이 공동(30)의 표면에 노출된 내층회로(12), 즉 전자소자(4)의 본 딩패드(32) 부분과 전술한 메탈범프(20)의 상면 및 솔더볼이 결합되는 접점에는 금도금층(90)을 형성하여(162) 전기적 연결이 보다 잘 구현되도록 한다.Since the cavity 30 is a portion in which the electronic device 4 is mounted, it is preferable to expose a part of the inner layer circuit 12, which is a part to be connected to the electrical contact of the electronic device 4, to the surface of the cavity 30. As described above, a gold plating layer is applied to the inner circuit 12 exposed on the surface of the cavity 30, that is, the bonding pad 32 of the electronic device 4, the upper surface of the metal bump 20, and the solder ball. 90 is formed 162 so that the electrical connection is better implemented.

본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described embodiments, the above-described embodiments are for the purpose of description and not of limitation, and a person of ordinary skill in the art will appreciate It will be understood that various embodiments are possible within the scope.

도 1은 PoP 기판의 기본 구조를 나타낸 단면도.1 is a cross-sectional view showing the basic structure of the PoP substrate.

도 2는 본 발명의 바람직한 일 실시예에 따른 바텀 패키지 기판을 나타낸 단면도.Figure 2 is a cross-sectional view showing a bottom package substrate according to an embodiment of the present invention.

도 3은 본 발명의 바람직한 일 실시예에 따른 PoP 기판을 나타낸 단면도.3 is a cross-sectional view showing a PoP substrate according to an embodiment of the present invention.

도 4는 본 발명의 바람직한 일 실시예에 따른 PoP 기판의 제조방법을 나타낸 순서도.Figure 4 is a flow chart showing a method of manufacturing a PoP substrate according to an embodiment of the present invention.

도 5는 본 발명의 바람직한 일 실시예에 따른 PoP 기판의 제조공정을 나타낸 흐름도.5 is a flow chart showing a manufacturing process of the PoP substrate according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

1 : 바텀 패키지 기판 2 : 탑 패키지 기판1 bottom package substrate 2 top package substrate

3 : 솔더볼 4 : 전자소자3: solder ball 4: electronic device

10 : 코어기판 12 : 내층회로10: core substrate 12: inner layer circuit

14 : IVH 20 : 메탈범프14: IVH 20: metal bump

30 : 공동 32 : 본딩패드30: cavity 32: bonding pad

40 : 절연재 50 : 금속층40: insulation material 50: metal layer

52 : 외층회로 54 : BVH52: outer layer circuit 54: BVH

60 : 필름층 70 : 드라이 필름60: film layer 70: dry film

80 : 솔더 레지스트 90 : 금도금층80: solder resist 90: gold plated layer

Claims (4)

바텀(bottom) 패키지 기판과;A bottom package substrate; 상기 바텀 패키지 기판의 상부에 적층되며, 하면에 솔더볼이 결합되는 탑(top) 패키지 기판과;A top package substrate stacked on top of the bottom package substrate and having solder balls coupled to a bottom surface thereof; 상기 바텀 패키지 기판의 상면에서 상기 솔더볼의 위치에 대응하여 돌출되는 메탈범프와;A metal bump protruding from a top surface of the bottom package substrate corresponding to the position of the solder ball; 전자소자가 실장되는 위치에 대응하여 상기 바텀 패키지 기판의 상면으로부터 함입되어 형성되는 공동(cavity)과;A cavity formed by being recessed from an upper surface of the bottom package substrate to correspond to a position at which an electronic device is mounted; 상기 공동에서 상기 전자소자의 전기접점에 대응하는 위치에 형성되는 본딩패드를 포함하되,A bonding pad formed at a position corresponding to an electrical contact of the electronic device in the cavity; 상기 메탈범프는 상기 바텀 패키지 기판과 일체로 형성되는 패키지 온 패키지 기판.The metal bump is package-on package substrate formed integrally with the bottom package substrate. 제1항에 있어서,The method of claim 1, 상기 메탈범프는 상기 바텀 패키지 기판의 상면에 형성되는 회로패턴과 일체로 형성되는 패키지 온 패키지 기판.The metal bump is package-on package substrate formed integrally with the circuit pattern formed on the top surface of the bottom package substrate. 제1항에 있어서,The method of claim 1, 상기 바텀 패키지 기판은 복수의 회로패턴 층을 포함하며, 상기 복수의 회로패턴 층은 비아홀을 통해 전기적으로 연결되는 패키지 온 패키지 기판.The bottom package substrate includes a plurality of circuit pattern layers, and the plurality of circuit pattern layers are electrically connected through via holes. 제1항에 있어서,The method of claim 1, 상기 바텀 패키지 기판의 표면에 형성되는 회로패턴은 절연재 내에 수용되며, 상기 바텀 패키지 기판의 표면 위로 돌출되지 않는 패키지 온 패키지 기판.The circuit pattern formed on the surface of the bottom package substrate is accommodated in an insulating material, the package on package substrate does not protrude above the surface of the bottom package substrate.
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