KR20070082997A - Method for forming semiconductor device - Google Patents

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dual damascene
device manufacturing
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송필근
김영준
박상준
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주식회사 하이닉스반도체
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Abstract

A method for manufacturing a semiconductor device is provided to reduce defect causing a bridge between metal wires by removing a metal residue, impurities, and a particle through a dry cleaning process with a etching gas. A dual damascene pattern having a via hole(H) and a trench(T) is formed. A barrier metal(24) is formed along the surface of the dual damascene pattern. A metal layer(25) is formed on the whole surface including the dual damascene pattern. A metal wire is formed by performing a chemical mechanical polishing to gap-fill the metal layer into the dual damascene pattern. A cleaning process is performed to remove a metal residue generated during the chemical mechanical polishing. The cleaning process is a dry cleaning process. The dry cleaning process is performed by a silicon oxide layer deoxidation reaction using fluorine excited by using plasma generated with a microwave.

Description

반도체 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술의 문제점을 나타낸 TEM 사진.1a to 1c is a TEM picture showing the problems of the prior art.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도. 2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3은 도 2e의 사시도.3 is a perspective view of FIG. 2E;

도 4는 본 발명의 실시예에 따른 TEM 사진.4 is a TEM photograph according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21, 21a : 제1층간절연층 22, 22a : 식각정지막21, 21a: interlayer dielectric layer 22, 22a: etch stop film

23, 23a : 제2층간절연층 24 : 베리어 메탈23, 23a: Second interlayer insulating layer 24: Barrier metal

25a : 메탈 배선 26 : 제3층간절연층25a: metal wiring 26: third interlayer insulating layer

본 발명은 반도체 제조 기술에 관한 것으로, 특히 메탈 배선 간의 잔유물을 제거하여 메탈 브릿지를 방지하는데 적합한 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device suitable for removing metal residues to prevent metal bridges.

반도체 소자의 집적도가 증가함에 따라 동일한 단위 면적당 배선의 선폭이 감소함과 동시에 콘택홀의 크기도 감소한다. 제1메탈콘택(M1C)이 작아지고, 제1메탈콘택의 피치(Pitch)가 작아지면서, 새로운 메탈 증착 방법과 메탈 CMP(Chemical Mechnical Polishing) 공정을 이용하여 다마신(Damascene) 방식을 실현한다. 절연막에 콘택홀이나 트렌치(Trench)를 미리 형성하여 메탈을 매립시키고 후속으로 메탈 CMP 공정을 진행하는 것으로 인접한 메탈 배선이 전기적으로 완전히 분리될 수 있도록 공정을 진행하는 것이 요구된다. 이 때, 메탈 CMP 공정이 부족하게 되거나 토폴로지, 레이아웃 상의 문제로 메탈성 잔유물(Residue), 불순물(Impurity) 및 파티클(Particle)이 발생하여 인접한 메탈 라인이 전기적으로 쇼트 상태인 메탈 브릿지(도 1a 및 도 1b의 'A')를 유발할 수 있다.As the degree of integration of semiconductor devices increases, the line width of the same line area per unit area decreases and the contact hole size also decreases. As the first metal contact M1C becomes smaller and the pitch of the first metal contact becomes smaller, a damascene method is realized by using a new metal deposition method and a metal chemical polishing (CMP) process. Forming a contact hole or trench in the insulating film in advance to fill the metal and subsequently performing a metal CMP process is required to proceed the process so that adjacent metal wiring can be completely separated. At this time, the metal CMP process is insufficient, or due to problems in topology and layout, metal residues, impurities, and particles are generated, and the metal bridges in which the adjacent metal lines are electrically shorted (FIGS. 1A and 1B). 'A' in FIG. 1B).

이러한 문제는, 제1메탈콘택의 피치가 더욱 작아질수록 메탈 브릿지(B)가 마이크로하여 광학 기구나 SEM, TEM을 이용하더라도 관찰이 어렵게 된다(도 1c 참조).This problem is difficult to observe even when the optical bridge, SEM, or TEM is used because the metal bridge B becomes micro as the pitch of the first metal contact becomes smaller (see FIG. 1C).

따라서, 메탈 브릿지를 방지하기 위하여 과도 CMP(Over CMP) 공정을 진행하는 경우, 공정 시간이 증가하고, 부식(Erosion) 및 디싱(Dishing)이 필연적으로 발 생하여 메탈 저항의 증가를 가져오며, 웨이퍼 내 센터(Center) 대 엣지(Edge)의 CMP 균일도가 저하되는 문제가 있다.Therefore, when the over CMP process is performed to prevent the metal bridge, the process time increases, corrosion and dishing inevitably occur, leading to an increase in metal resistance, and wafers. There is a problem in that the CMP uniformity of the center to the edge is lowered.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 메탈 배선 간의 메탈 잔유물 및 파티클을 제거하여 메탈 배선의 브릿지를 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device suitable for preventing the bridge of the metal wiring by removing the metal residue and particles between the metal wiring.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 비아홀과 트렌치를 갖는 듀얼 다마신 패턴을 형성하는 단계, 상기 듀얼 다마신 패턴의 표면을 따라 베리어 메탈을 형성하는 단계, 상기 듀얼 다마신 패턴을 포함하는 전면에 메탈막을 형성하는 단계, 화학적·기계적 연마를 실시하여 상기 메탈막을 상기 듀얼 다마신 패턴에 매립하여 메탈 배선을 형성하는 단계, 및 세정을 실시하여 상기 화학적·기계적 연마시 발생한 메탈 잔유물을 제거하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a via hole and a trench, forming a barrier metal along a surface of the dual damascene pattern, and forming the dual damascene. Forming a metal film on the entire surface including the pattern, performing chemical and mechanical polishing to embed the metal film in the dual damascene pattern to form a metal wiring, and performing cleaning to clean the metal generated during the chemical and mechanical polishing. Removing the residue.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도 시한 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 듀얼 다마신 패턴을 형성하기 위해 제1층간절연층(21), 식각정지막(22) 및 제2층간절연층(23)을 차례로 형성한다. 제1층간절연층(21)과 제2층간절연층(24)은 층간 절연을 위한 산화막 계열의 물질을 사용한다. 예컨대, BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP, USG, HDP 및 APL 산화막으로 이루어진 그룹에서 선택된 어느 한 물질을 사용하며, 이 때 제2층간절연층(24)은 5000∼20000Å의 두께로 형성한다. 또한, 이러한 절연 물질은 저유전율 절연막을 사용하는데, 스핀 코팅(Spin Coating)으로 증착되는 것과 퍼니스(Furnace)에서 저온으로 증착되거나 플라즈마화학기상증착법을 사용하여 증착한다.As shown in FIG. 2A, the first interlayer insulating layer 21, the etch stop layer 22, and the second interlayer insulating layer 23 are sequentially formed to form a dual damascene pattern. The first interlayer insulating layer 21 and the second interlayer insulating layer 24 use an oxide film-based material for interlayer insulation. For example, any one material selected from the group consisting of BPSG, PSG, FSG, PE-TEOS, PE-SiH 4 , HDP, USG, HDP, and APL oxide films may be used. It is formed to a thickness of 20000Å. In addition, such an insulating material uses a low dielectric constant insulating film, which is deposited by spin coating and deposited at a low temperature in a furnace, or by using plasma chemical vapor deposition.

제1층간절연층(21) 및 제2층간절연층(22)과 같은 층간 절연 물질은 증착 초기에는 침식율이 높은 산화막이 형성되도록 공정 조건을 조절하여 증착하고, 나머지 두께는 초기보다 침식율이 낮은 산화막이 형성되도록 플라즈마 파워, 증착 온도 및 소스와 같은 공정 조건을 조절하여, 인-시튜(In-situ)로 증착함으로써, 침식율이 서로 다른 층이 적층되도록 형성한다. 식각정지막(22)은 식각 정지와 식각 선택비 개선을 위한 질화막 계열의 물질을 사용한다.Interlayer insulating materials such as the first interlayer insulating layer 21 and the second interlayer insulating layer 22 are deposited by controlling process conditions so that an oxide film having a high erosion rate is formed at the beginning of deposition, and the remaining thickness is an oxide film having a lower erosion rate than the initial thickness. Process conditions such as plasma power, deposition temperature, and source are controlled to be formed to be deposited in-situ, so that layers having different erosion rates are stacked. The etch stop layer 22 uses a nitride film-based material for etching stop and improving the etching selectivity.

도 2b에 도시된 바와 같이, 포토 마스크 및 식각 공정을 진행하여 제2층간절연층(23)과 식각정지막(22) 및 제1층간절연층(21)을 패터닝하여 비아홀(H)을 형성한다. 계속해서, 비아홀(H)을 포함하는 전면에 캡핑막(도시하지 않음)을 증착하고, 캡핑막 상에 트렌치 마스크(도시하지 않음)를 형성한 후, 트렌치 마스크를 사용하 여 제2층간절연층(23a)을 선택적으로 더 식각하여 트렌치(T)를 형성한다. 이 후 캡핑막을 제거하여 비아홀(H)과 트렌치(T)를 갖는 듀얼 다마신 패턴을 형성한다.As shown in FIG. 2B, a photomask and an etching process are performed to pattern the second interlayer insulating layer 23, the etch stop layer 22, and the first interlayer insulating layer 21 to form a via hole H. . Subsequently, a capping film (not shown) is deposited on the entire surface including the via hole H, and a trench mask (not shown) is formed on the capping film, and then a second interlayer insulating layer is formed using a trench mask. (23a) is further selectively etched to form trenches (T). Thereafter, the capping layer is removed to form a dual damascene pattern having a via hole H and a trench T.

계속해서, 비아홀(H)과 트렌치(T)를 갖는 듀얼 다마신 패턴의 표면을 따라 베리어 메탈(24)을 증착한다. 베리어 메탈(24)은 PVD, CVD Ti/TiN 또는 WN을 사용한다. 다음으로, 베리어 메탈(24)을 포함하는 듀얼 다마신 패턴 전면에 메탈막(25)을 증착한다. 메탈막(25)은 W, TiSix, TiN, Cu 및 Al 로 이루어진 그룹에서 선택된 어느 한 물질을 사용한다. 위와 같은 메탈막(25)은 CVD로 증착한다. 한편, PVD는 물리기상증착(Physical Vapor Deposition), CVD는 화학기상증착(Chemical Vapor Deposition)을 나타낸다.Subsequently, the barrier metal 24 is deposited along the surface of the dual damascene pattern having the via hole H and the trench T. The barrier metal 24 uses PVD, CVD Ti / TiN or WN. Next, the metal film 25 is deposited on the entire dual damascene pattern including the barrier metal 24. The metal film 25 uses any material selected from the group consisting of W, TiSix, TiN, Cu, and Al. The metal film 25 as described above is deposited by CVD. On the other hand, PVD stands for Physical Vapor Deposition and CVD stands for Chemical Vapor Deposition.

도 2c에 도시된 바와 같이, 제2층간절연층(23a)이 드러나는 타겟으로 메탈막(25)을 CMP하여 메탈막(25)을 평탄화함으로써 인접하는 메탈막(25) 간에 전기적으로 완전히 분리시켜 메탈 배선(25a)를 형성한다. As shown in FIG. 2C, the metal film 25 is planarized by CMP to planarize the metal film 25 with the target on which the second interlayer insulating layer 23a is exposed, thereby electrically separating the metal between the adjacent metal films 25 completely. The wiring 25a is formed.

이 때, 메탈 CMP를 진행할 때 슬러리의 pH는 2∼9로 진행하며, 슬러리 연마제는 50∼200㎚ 크기의 퓸드(Fumed) 형태의 연마제, 예컨대 SiO2 또는 Al2O3를 사용한다. At this time, the pH of the slurry proceeds to 2 to 9 when the metal CMP is progressed, and the slurry abrasive is a fumed abrasive having a size of 50 to 200 nm, such as SiO 2 or Al 2 O 3 .

이와 같은 메탈 CMP시에, 메탈 CMP 공정이 부족하거나 토폴로지(Topology) 또는 레이아웃(Lay out) 상의 문제로 메탈막이 모두 제거되지 않아 메탈 불순물 및 파티클과 같은 메탈 잔유물(A)이 잔류하게 된다. 이러한, 메탈 잔유물(A)은 후속 공정시 메탈 배선(25a) 간의 브릿지를 유발하여 전기적으로 쇼트 상태를 유발할 수 있다. In such a metal CMP, the metal CMP process may be insufficient or the metal film may not be removed due to a problem in topology or layout, and thus metal residues A such as metal impurities and particles remain. Such a metal residue A may cause a bridge between the metal wires 25a in a subsequent process, thereby causing an electrical short state.

따라서, 이러한 메탈 잔유물(A)을 제거하기 위해 본 발명은 다음과 같은 공정을 진행한다.Accordingly, the present invention proceeds as follows to remove such metal residues (A).

도 2d에 도시된 바와 같이, 건식 세정(Dry Cleaning)을 실시하여 메탈 잔유물(A)을 제거한다. 먼저 마이크로 웨이브를 사용하는 건식 세정은 다음과 같은 메카니즘으로 진행된다.As shown in FIG. 2D, dry cleaning is performed to remove the metal residue A. FIG. First, dry cleaning using microwaves proceeds with the following mechanism.

Plasma N2/H2 + CoF2 → CoF2Hx Plasma N 2 / H 2 + CoF 2 → CoF 2 H x

CoF2Hx + SiO2 →CoH3(SiF3)y ; 반응 부산물 생성CoF 2 H x + SiO 2 → CoH 3 (SiF 3 ) y ; Reaction byproduct generation

반응 부산물 → 열 공급 → SiF4↑, CoF2↑, N2↑, H2↑ ; 증발됨Reaction by-product → heat supply → SiF 4 ↑, CoF 2 ↑, N 2 ↑, H 2 ↑; Evaporated

먼저 화학식 1에서와 같이 마이크로 웨이브(Micro wave)로 발생시킨 N2/H2 플라즈마와 CoF2를 반응시켜 CoF2Hx를 형성한 후, CoF2Hx와 제2층간절연층(23) 물질인 실리콘 산화막(SiO2)을 반응시켜, CoH3(SiF3)y의 결합 구조를 갖는 반응 부산물을 형성한다. First, CoF 2 H x is formed by reacting an N 2 / H 2 plasma generated by a microwave with CoF 2 , as shown in Formula 1, and then CoF 2 H x and the second interlayer insulating layer 23 material. Phosphorus silicon oxide (SiO 2 ) is reacted to form a reaction by-product having a bonding structure of CoH 3 (SiF 3 ) y .

이어서, 반응 부산물에 20∼300℃ 온도 분위기에서 열을 가하여 CoH3(SiF3)y를 SiF4, CoF2, N2 및 H2로 분리된 물질들을 증발시킴으로써, 메탈 잔유물(A)을 제거한다.The metal residue (A) is then removed by heating the reaction by-products in a 20-300 ° C. temperature atmosphere to evaporate CoH 3 (SiF 3 ) y to materials separated by SiF 4 , CoF 2 , N 2 and H 2 . .

한편, 고주파 플라즈마(RF Plasma)를 이용한 건식 세정의 다른 방법은 다음 과 같다.On the other hand, another method of dry cleaning using a high-frequency plasma (RF Plasma) is as follows.

Plasma CoF2 + e- → CoF + F-Plasma CoF 2 + e- → CoF + F-

F- + e- → F+ 2e-F- + e- → F + 2e-

4F + SiO2 → SoF4 + O2↑ + O2↑4F + SiO 2 → SoF 4 + O 2 ↑ + O 2 ↑

SiO2 + CoF + 5F → SiF4↑ + CoF2↑ + O2↑SiO 2 + CoF + 5F → SiF 4 ↑ + CoF 2 ↑ + O 2 ↑

RF로 발생시킨 CoF2 플라즈마가 CoF와 F-로 분리되고, F-와 전자가 결합하여 F와 2e-로 나누어지고, 4F와 실리콘 산화막을 환원 반응에 의해 메탈 잔유물을 제거하는 것으로 제2층간절연층(23a) 물질인 실리콘 산화막과 CoF, 5F가 반응하여 SiF4, CoF2 및 O2로 분리되고 이 후 증발되어 제거된다. CoF 2 plasma generated by RF is separated into CoF and F-, F- and electrons are divided into F and 2e-, and the 4F and silicon oxide film is removed by the reduction reaction to remove metal residues. The silicon oxide film, which is the layer 23a material, and CoF and 5F react with each other to be separated into SiF 4 , CoF 2 and O 2 , which are then evaporated and removed.

화학식 1과 화학식 2를 통해서 메탈 잔유물이 제거되는 메카니즘을 알아보았고, 화학식 1 및 화학식 2에서 제시한 식각 가스 뿐만 아니라 CoF2, He 및 O2가 혼합된 제2혼합 가스, CoF2와 He가 혼합된 제3혼합 가스를 사용할 수 있다.The mechanism for removing the metal residues was found through Formula 1 and Formula 2, and the second mixed gas, CoF 2 and He, in which CoF 2 , He and O 2 were mixed, as well as the etching gas shown in Formulas 1 and 2 , were mixed. The third mixed gas can be used.

상기와 같은 건식 세정 공정을 통하여, 습식 세정에 의해 공정 시간도 단축할 수 있고, 메탈 배선에 플라즈마에 의한 직접적인 데미지를 주지 않는다. 그리고, 디바이스의 고집적화에 따른 메탈 배선과 절연막 패턴의 피치가 작아져도 프로파일의 변화 없이 세정이 가능하다. 즉, 건식 세정으로 제2층간절연층(23a)의 일부와 함께 메탈 배선 사이의 메탈 잔유물, 불순물 및 파티클을 제거할 수 있다.Through the dry cleaning process as described above, the process time can be shortened by the wet cleaning, and the metal wiring is not directly damaged by plasma. And even if the pitch of the metal wiring and the insulating film pattern according to the high integration of the device becomes small, cleaning can be performed without changing the profile. That is, the metal residue, impurities, and particles between the metal lines together with a part of the second interlayer insulating layer 23a may be removed by dry cleaning.

도 2e에 도시된 바와 같이, 메탈 배선(25a) 및 제2층간절연층(23a)의 소정 영역 상에 잔류하는 메탈 잔유물을 제거한다. 메탈 잔유물의 제거시 과도 CMP를 실시함으로써, 제2층간절연층(23a)의 10∼50Å 두께가 식각되어 제2층간절연층(23a)의 높이가 낮아진 것을 알 수 있다. 도 3을 함께 참조한다.As shown in FIG. 2E, the metal residue remaining on the predetermined region of the metal wiring 25a and the second interlayer insulating layer 23a is removed. By performing the transient CMP when the metal residues are removed, it can be seen that the thickness of the second interlayer insulating layer 23a is etched from 10 to 50 Å so that the height of the second interlayer insulating layer 23a is lowered. See also FIG. 3.

도 2f에 도시된 바와 같이, 메탈 배선(25a)을 포함하는 제2층간절연층(23a)의 전면에 제3층간절연층(26)을 증착한다. As shown in FIG. 2F, a third interlayer insulating layer 26 is deposited on the entire surface of the second interlayer insulating layer 23a including the metal wiring 25a.

도 4는 본 발명의 실시예를 나타낸 TEM 사진이다.4 is a TEM photograph showing an embodiment of the present invention.

도 4를 참조하면, 메탈 배선(25a) 형성 후 발생하는 메탈 잔유물을 제거한 후 제3층간절연층(26)이 형성된 것을 알 수 있다.Referring to FIG. 4, it can be seen that the third interlayer insulating layer 26 is formed after removing the metal residue generated after the metal wiring 25a is formed.

상술한 바와 같이, 제1메탈콘택 전세정 또는 메탈 CMP 공정으로 다마신 구조를 형성할 때 발생할 수 있는 메탈 배선 간의 메탈 잔유물, 불순물 및 파티클 등을 식각 가스를 이용한 건식 세정 공정으로 층간절연막의 일부와 함께 완전히 제거하여 메탈 배선의 브릿지를 유발하는 디펙트를 감소시키고, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.As described above, the metal residues, impurities, and particles between the metal wires, which may be generated when the damascene structure is formed by the first metal contact pre-cleaning or the metal CMP process, may be partially removed from the interlayer insulating layer by a dry cleaning process using an etching gas. Complete removal together reduces the defects that cause the bridge of metal wires and improves process reliability and device electrical characteristics.

본 발명은 다마신 구조에서 메탈 배선에 적용하는 것 외에 다마신 구조의 메탈 콘택에도 적용 가능하다. 반드시 세정 공정뿐만 아니라, 필요에 따라 산화막의 일정 두께를 제거하는 것도 본 발명의 응용이라고 할 수 있다.The present invention can be applied to a metal contact of a damascene structure in addition to the metal wiring in the damascene structure. Not only the cleaning process but also the removal of a certain thickness of the oxide film as necessary can be said to be an application of the present invention.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 제1메탈콘택 전세정 또는 메탈 CMP 공정으로 듀얼 다마신 구조를 형성할 때 발생할 수 있는 메탈 배선 간의 메탈 잔유물, 불순물 및 파티클 등을 식각 가스를 이용한 건식 세정 공정으로 층간절연막의 일부와 함께 완전히 제거하여 메탈 배선의 브릿지를 유발하는 디펙트를 감소시키고, 공정의 신뢰성 및 소자의 전기적 특성을 향상시키는 효과가 있다.The present invention described above is a part of the interlayer insulating film in a dry cleaning process using an etching gas of metal residues, impurities, and particles between metal lines that may occur when the dual damascene structure is formed by the first metal contact pre-cleaning or the metal CMP process. It is effective to reduce the defects that cause the bridge of the metal wiring by completely removing it, and to improve the reliability of the process and the electrical characteristics of the device.

또한, 습식 세정과 비교하여 공정 시간도 단축할 수 있고, 메탈 배선에 플라즈마에 의한 직접적인 데미지를 주지 않는다. In addition, the process time can be shortened as compared with the wet cleaning, and the metal wiring is not directly damaged by plasma.

또한, 디바이스의 고집적화에 따른 메탈 배선과 절연막 패턴의 피치가 작아져도 프로파일의 변화 없이 세정이 가능하다.In addition, even if the pitch of the metal wiring and the insulating film pattern is reduced due to the high integration of the device, cleaning can be performed without changing the profile.

추가적으로, 과도 CMP가 불필요하여 공정 시간 단축 및 메탈 배선의 저항 증가도 방지할 수 있으므로, 소자의 신뢰성 향상, 동작 속도 향상 및 수율 향상 등의 중요한 효과를 얻을 수 있다.In addition, since excessive CMP is unnecessary, the process time and the resistance of the metal wiring can be prevented, and thus, important effects such as improved device reliability, operation speed, and yield can be obtained.

Claims (9)

비아홀과 트렌치를 갖는 듀얼 다마신 패턴을 형성하는 단계;Forming a dual damascene pattern having via holes and trenches; 상기 듀얼 다마신 패턴의 표면을 따라 베리어 메탈을 형성하는 단계;Forming a barrier metal along a surface of the dual damascene pattern; 상기 듀얼 다마신 패턴을 포함하는 전면에 메탈막을 형성하는 단계;Forming a metal film on a front surface of the dual damascene pattern; 화학적·기계적 연마를 실시하여 상기 메탈막을 상기 듀얼 다마신 패턴에 매립하여 메탈 배선을 형성하는 단계; 및Chemical and mechanical polishing to bury the metal film in the dual damascene pattern to form metal wires; And 세정을 실시하여 상기 화학적·기계적 연마시 발생한 메탈 잔유물을 제거하는 단계Washing to remove metal residues generated during the chemical and mechanical polishing 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 세정은,The washing, 건식 세정을 사용하는 반도체 소자 제조 방법.A semiconductor device manufacturing method using dry cleaning. 제2항에 있어서,The method of claim 2, 상기 건식 세정은, The dry cleaning, 마이크로 웨이브로 발생시킨 플라즈마를 사용하여 여기된 불소기를 사용하여 실리콘 산화막 환원 반응에 의해 제거하는 반도체 소자 제조 방법.A semiconductor device manufacturing method for removing by a silicon oxide film reduction reaction using a fluorine group excited using a plasma generated by microwaves. 제2항에 있어서,The method of claim 2, 상기 건식 세정은, The dry cleaning, 고주파 플라즈마로 발생시킨 플라즈마를 사용하여 여기된 불소기를 사용하여 실리콘 산화막 환원 반응에 의해 제거하는 반도체 소자 제조 방법.A semiconductor device manufacturing method for removing by a silicon oxide film reduction reaction using a fluorine group excited using a plasma generated by a high frequency plasma. 제3항 또는 제4항에 있어서,The method according to claim 3 or 4, 상기 건식 세정은,The dry cleaning, CoF2, H2, N2가 혼압된 제1혼합 가스, CoF2, He 및 O2가 혼합된 제2혼합 가스, CoF2와 He가 혼합된 제3혼합 가스 중에서 선택된 혼합 가스를 식각 가스로 사용하는 반도체 소자 제조 방법CoF to 2, H 2, N 2 was honap first mixed gas, CoF 2, He and O 2 are mixed second mixture gas, CoF 2 and the third etching gas a mixed gas selected from a mixture gas of He is mixed Semiconductor Device Manufacturing Method 제5항에 있어서,The method of claim 5, 상기 건식 세정은 20∼300℃의 온도 분위기에서 진행하는 반도체 소자 제조 방법.The dry cleaning is a semiconductor device manufacturing method of proceeding in a temperature atmosphere of 20 ~ 300 ℃. 제1항에 있어서,The method of claim 1, 상기 화학적·기계적 연마를 실시하여 상기 메탈막을 상기 듀얼 다마신 패턴에 매립하여 메탈 배선을 형성하는 단계는,The step of performing the chemical mechanical polishing to embed the metal film in the dual damascene pattern to form a metal wiring, 상기 화학적·기계적 연마 슬러리의 pH는 2∼9로 진행, 슬러리 연마제는 50∼200㎚ 크기의 퓸드(Fumed) 형태의 연마제인 SiO2 또는 Al2O3를 사용하는 반도체 소자 제조 방법.The pH of the chemical mechanical polishing slurry proceeds from 2 to 9, the slurry polishing agent is a semiconductor device manufacturing method using SiO 2 or Al 2 O 3 which is a fumed abrasive of 50 to 200nm size. 제1항에 있어서,The method of claim 1, 상기 메탈막은 CVD로 형성하는 반도체 소자 제조 방법.The metal film is a semiconductor device manufacturing method formed by CVD. 제8항에 있어서,The method of claim 8, 상기 메탈막은,The metal film, Ti, TiN, WN, W, Al 및 Cu로 이루어진 그룹에서 선택된 어느 한 물질을 사용하는 반도체 소자 제조 방법.A method of manufacturing a semiconductor device using any material selected from the group consisting of Ti, TiN, WN, W, Al, and Cu.
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