KR20070082202A

KR20070082202A - Thin film transistor array panel and method for manufacturing the same

Info

Publication number: KR20070082202A
Application number: KR1020060014708A
Authority: KR
Inventors: 조의식; 김장수
Original assignee: 삼성전자주식회사
Priority date: 2006-02-15
Filing date: 2006-02-15
Publication date: 2007-08-21

Abstract

A thin film transistor array panel and its manufacturing method are provided to enhance the whole contrast ratio of a liquid crystal display by preventing light leakage from an edge of a sustaining electrode. A sustain electrode(29) is formed on an insulating substrate(10), and a gate insulation layer(30) is formed to cover the sustain electrode. A protective layer(70) is formed on the gate insulation layer. An organic layer is formed on the protective layer, and has an opening for exposing the protective layer positioned on the sustaining electrode. A pixel electrode is formed on the exposed protective layer and the organic layer. A light shielding layer is formed to cover the pixel electrode on a sidewall of the opening.

Description

Thin film transistor array substrate and method for manufacturing same {Thin film transistor array panel and method for manufacturing the same}

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 액정 표시 장치의 한 부화소에 대한 등가 회로도이다.3 is an equivalent circuit diagram of one subpixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 박막 트랜지스터 어레이 기판의 배치도이다.4 is a layout view of a thin film transistor array substrate of a liquid crystal display according to an exemplary embodiment of the present invention.

도 5는 도 4의 박막 트랜지스터 어레이 기판을 Ⅳb-Ⅳb'선을 따라 자른 단면도이다. FIG. 5 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along line IVb-IVb '.

도 6은 도 4의 박막 트랜지스터 어레이 기판을 Ⅳc-Ⅳc'선을 따라 자른 단면도이다. 6 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along line IVc-IVc '.

도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 컬러필터 기판의 배치도이다.7 is a layout view of a color filter substrate of a liquid crystal display according to an exemplary embodiment of the present invention.

도 8은 도 4의 박막 트랜지스터 어레이 기판과 도 7의 컬러필터 기판을 포함하는 액정 표시 장치의 배치도이다. 8 is a layout view of a liquid crystal display including the thin film transistor array substrate of FIG. 4 and the color filter substrate of FIG. 7.

도 9 및 도 10은 도 6의 광 차단막을 형성하는 과정을 나타내는 공정 단면도들이다.9 and 10 are cross-sectional views illustrating a process of forming the light blocking film of FIG. 6.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

1: 편광판의 투과축 3: 액정층1: Transmission axis of polarizing plate 3: Liquid crystal layer

22a, 22b: 게이트선 24a, 24b: 게이트선 끝단22a, 22b: gate line 24a, 24b: gate line end

26a, 26b: 게이트 전극 28: 유지 전극선26a, 26b: gate electrode 28: sustain electrode line

29: 유지 전극 40a, 40b : 반도체층29: sustain electrode 40a, 40b: semiconductor layer

62: 데이터선 65a, 65b: 소오스 전극62: data lines 65a, 65b: source electrode

66a, 66b: 드레인 전극 67a, 67b : 드레인 전극 확장부66a, 66b: drain electrode 67a, 67b: drain electrode extension

68: 데이터선 끝단 70: 보호막68: end of data line 70: protective film

71: 하부 보호막 72: 상부 보호막71: lower protective film 72: upper protective film

74a, 74b, 76a, 76b, 78: 접촉 구멍 82a, 82b: 부화소 전극74a, 74b, 76a, 76b, 78: contact hole 82a, 82b: subpixel electrode

83: 간극 84: 절개부83: gap 84: incision

86a, 86b: 보조 게이트선 끝단 88: 보조 데이터선 끝단86a, 86b: end of auxiliary gate line 88: end of auxiliary data line

90: 공통 전극 92: 절개부90: common electrode 92: cutout

93: 개구부 95: 스페이서93: opening 95: spacer

97a, 97b: 제1 및 제2 광 차단막 100: 박막 트랜지스터 어레이 기판97a and 97b: first and second light blocking films 100: thin film transistor array substrate

200: 컬러필터 기판 300: 액정 패널 어셈블리200: color filter substrate 300: liquid crystal panel assembly

400: 게이트 구동부 500: 데이터 구동부400: gate driver 500: data driver

600: 신호 제어부 800: 계조 전압 생성부600: signal controller 800: gray voltage generator

본 발명은 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 유지 캐패시터의 주변부에서 발생하는 빛샘 현상을 방지하여 명암비를 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate and a method for manufacturing the same, and more particularly, to a thin film transistor array substrate and a method for manufacturing the same, which can improve the contrast ratio by preventing light leakage occurring at the periphery of the holding capacitor.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two display panels on which field generating electrodes such as a pixel electrode and a common electrode are formed, and a liquid crystal layer interposed therebetween. Is applied to generate an electric field in the liquid crystal layer, thereby determining the orientation of liquid crystal molecules in the liquid crystal layer and controlling the polarization of incident light to display an image.

그 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.Among them, the vertical alignment mode liquid crystal display in which the long axis of the liquid crystal molecules are arranged perpendicular to the upper and lower display panels without an electric field is applied, and thus a high contrast ratio and a wide reference viewing angle can be easily realized. Here, the reference viewing angle refers to a viewing angle having a contrast ratio of 1:10 or a luminance inversion limit angle between gray levels.

수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 이들 모두는 프린지 필드(fringe filed)를 형성하여 액정의 기우는 방향을 4방향으로 고르게 분산시킴으로써 광시야각을 확보하는 방법이다. 이 중 에서 전극에 절개 패턴을 형성하는 PVA(Patterned Vertically Aligned) 모드는 IPS(In Plane Switching) 모드를 대체할 수 있는 광시야각 기술로 인정받고 있다.Means for implementing a wide viewing angle in a vertical alignment mode liquid crystal display include a method of forming a cutout in the field generating electrode and a method of forming a protrusion on the field generating electrode. All of them form a fringe filed to secure a wide viewing angle by evenly dispersing the tilting direction of the liquid crystal in four directions. Among these, the patterned vertically aligned (PVA) mode, which forms an incision pattern on the electrode, is recognized as a wide viewing angle technology that can replace the in plane switching (IPS) mode.

또한, PVA 모드 액정 표시 장치에서 유지 캐패시터는 유지 전극 및 화소 전극과 그 사이에 개재되는 게이트 절연막 및 보호막으로 이루어진다. 여기에서, 보호막은 무기막과 그 상부에 형성되는 유기막으로 이루어지며, 보호막 패터닝 형성 공정에 의해 소정의 기울기를 갖는 개구부가 형성된다. 그리고, 개구부가 형성된 유기막 상에 화소 전극이 형성된다. In the PVA mode liquid crystal display, the storage capacitor includes the storage electrode and the pixel electrode, and a gate insulating film and a protective film interposed therebetween. Here, the protective film is composed of an inorganic film and an organic film formed thereon, and an opening having a predetermined slope is formed by a protective film patterning forming process. The pixel electrode is formed on the organic film having the opening.

그러나, 유지 전극의 일측이 유기막의 개구부가 시작되는 곳과 정렬되어야 하는데 이때에 오정렬(misalign)이 발생하게 되면, 유지 캐패시터 주변부에서 빛샘 현상이 발생하게 된다. 또한, 유지 전극의 면적이 보호막 패터닝 시 사용되는 슬릿 마스크보다 작을 경우에는 빛샘 현상이 발생할 수 있다. 따라서, 블랙 휘도의 상승으로 인해 액정 표시 장치의 전체 명암비(Contrast Ratio)가 저하된다.However, one side of the storage electrode should be aligned with the start of the opening of the organic layer. If misalignment occurs at this time, light leakage occurs at the periphery of the storage capacitor. In addition, when the area of the storage electrode is smaller than that of the slit mask used for the protective film patterning, light leakage may occur. Therefore, the overall contrast ratio of the liquid crystal display is lowered due to the increase in black brightness.

본 발명이 이루고자 하는 기술적 과제는, 유지 캐패시터의 주변부에서 발생하는 빛샘 현상을 방지하여 명암비를 향상시킬 수 있는 박막 트랜지스터 어레이 기판을 제공하고자 하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor array substrate capable of improving contrast by preventing light leakage occurring at the periphery of a holding capacitor.

본 발명이 이루고자 하는 기술적 과제는, 유지 캐패시터의 주변부에서 발생하는 빛샘 현상을 방지하여 명암비를 향상시킬 수 있는 박막 트랜지스터 어레이 기판의 제조 방법을 제공하고자 하는 것이다.An object of the present invention is to provide a method of manufacturing a thin film transistor array substrate that can improve the contrast ratio by preventing light leakage occurring at the periphery of the holding capacitor.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으 며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은, 절연 기판 상에 형성된 유지 전극, 상기 유지 전극을 덮는 게이트 절연막, 상기 게이트 절연막 상에 형성된 보호막, 상기 보호막 상에 형성되며, 상기 유지 전극 상의 보호막을 노출하는 개구부를 구비하는 유기막, 상기 개구부에 노출된 보호막 및 상기 유기막 상에 형성된 화소 전극 및 상기 개구부의 측벽 상의 상기 화소 전극을 덮는 광 차단막을 포함한다.A thin film transistor array substrate according to an embodiment of the present invention for achieving the above technical problem is formed on a sustain electrode formed on an insulating substrate, a gate insulating film covering the sustain electrode, a protective film formed on the gate insulating film, the protective film And a protective layer exposed through the opening, a protective layer exposed through the opening, a pixel electrode formed on the organic layer, and a light blocking layer covering the pixel electrode on the sidewall of the opening.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은, 절연 기판 상에 유지 전극을 형성하는 단계, 상기 유지 전극을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 보호막을 형성하는 단계, 상기 보호막 상에 형성되며, 상기 유지 전극 상의 보호막을 노출하는 개구부를 구비하는 유기막을 형성하는 단계, 상기 개구부에 노출된 보호막 및 상기 유기막 상에 화소 전극을 형성하는 단계, 상기 유기막 상에 상기 화소 전극을 덮도록 스페이서용 유기 물질층을 형성하는 단계 및 상기 스페이서용 유기 물질층을 패터닝하여 스페이서 및 상기 개구부의 측벽 상의 상기 화소 전극을 덮는 광 차단막을 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a thin film transistor array substrate includes forming a storage electrode on an insulating substrate, forming a gate insulating film covering the storage electrode, and forming the gate insulating film. Forming a passivation layer on the passivation layer, forming an organic layer formed on the passivation layer, the organic layer having an opening exposing the passivation layer on the sustain electrode, and forming a pixel electrode on the passivation layer exposed on the opening and the organic layer Forming an organic material layer for a spacer on the organic layer to cover the pixel electrode; and patterning the organic material layer for the spacer to form a light blocking film covering the pixel electrode on a sidewall of the spacer and the opening. It includes.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various forms, and the present embodiments are merely provided to make the disclosure of the present invention complete and the general knowledge in the art to which the present invention belongs. It is provided to fully inform the person having the scope of the invention, the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention;

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이며, 도 3은 본 발명의 일 실시예에 따른 액정 표시 장치의 한 부화소에 대한 등가 회로도이다.1 is a block diagram of a liquid crystal display according to an embodiment of the present invention, FIG. 2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. It is an equivalent circuit diagram of one subpixel of the liquid crystal display device which concerns on an example.

도 1을 참고하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 액정 패널 어셈블리(liquid crystal panel assembly)(300), 이에 연결된 한 쌍 또는 하나의 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.Referring to FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a pair or one gate driver 400 and a data driver 500 connected thereto. The gray voltage generator 800 connected to the data driver 500 and a signal controller 600 for controlling the gray voltage generator 800 are included.

액정 패널 어셈블리(300)는 등가 회로로 볼 때 다수의 표시 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 다수의 화소(PX)를 포함한다. 여기서, 도 3을 참조하면, 액정 패널 어셈블리(300)는 서로 마주 보는 박막 트랜지스터 어레이 기판(100), 컬러필터 기판(200) 및 둘 사이에 들어 있는 액정층(3)을 포함한 다.The liquid crystal panel assembly 300 includes a plurality of display signal lines and a plurality of pixels PX connected to the display signal lines and arranged in a substantially matrix form when viewed in an equivalent circuit. Here, referring to FIG. 3, the liquid crystal panel assembly 300 includes a thin film transistor array substrate 100 facing each other, a color filter substrate 200, and a liquid crystal layer 3 interposed therebetween.

표시 신호선은 박막 트랜지스터 어레이 기판(100)에 구비되어 있으며, 게이트 신호를 전달하는 다수의 게이트선(G1a-Gnb)과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1a-Gnb)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal line is provided in the thin film transistor array substrate 100 and includes a plurality of gate lines G1a-Gnb transferring gate signals and data lines D1-Dm transferring data signals. The gate lines G1a-Gnb extend substantially in the row direction and are substantially parallel to each other, and the data lines D1-Dm extend substantially in the column direction and are substantially parallel to each other.

도 2에는 표시 신호선과 화소의 등가 회로가 나타나 있는데, 표시 신호선은 도면 부호 GLa, GLb로 나타낸 게이트선, 도면 부호 DL로 나타낸 데이터선, 그리고 게이트선(GLa, GLb)과 거의 나란하게 뻗은 유지 전극선(SL) 등을 포함한다.In Fig. 2, an equivalent circuit of a display signal line and a pixel is shown. The display signal line includes a gate line indicated by reference numerals GLa and GLb, a data line denoted by reference numeral DL, and a storage electrode line extending substantially parallel to the gate lines GLa and GLb. (SL) and the like.

도 2를 참조하면, 각 화소(PX)는 한 쌍의 부화소(PXa, PXb)를 포함하며, 각 부화소(PXa, PXb)는 해당 게이트선(GLa, GLb) 및 데이터선(DL)에 연결되어 있는 스위칭 소자(Qa, Qb)와, 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clca, Clcb)와, 스위칭 소자(Qa, Qb) 및 유지 전극선(SL)에 연결된 유지 커패시터(storage capacitor)(Csta, Cstb)를 포함한다. Referring to FIG. 2, each pixel PX includes a pair of subpixels PXa and PXb, and each of the subpixels PXa and PXb is connected to the corresponding gate lines GLa and GLb and the data line DL. The switching elements Qa and Qb connected thereto, the liquid crystal capacitors Clca and Clcb connected thereto, and the storage capacitors connected to the switching elements Qa and Qb and the storage electrode line SL. Csta, Cstb).

도 3을 참조하면, 각 부화소(PXa, PXb)의 스위칭 소자(Q)는 박막 트랜지스터 어레이 기판(100)에 구비되어 있는 박막 트랜지스터 등으로 이루어지며, 각각 게이트선(GL)에 연결되어 있는 제어 단자, 데이터선(DL)에 연결되어 있는 입력 단자, 그리고 액정 커패시터(Clc) 및 유지 커패시터(Cst)에 연결되어 있는 출력 단자를 가지는 삼단자 소자이다.Referring to FIG. 3, the switching elements Q of each of the subpixels PXa and PXb are formed of thin film transistors or the like provided in the thin film transistor array substrate 100, and are respectively connected to the gate lines GL. A three-terminal device having a terminal, an input terminal connected to the data line DL, and an output terminal connected to the liquid crystal capacitor Clc and the sustain capacitor Cst.

액정 커패시터(Clc)는 박막 트랜지스터 어레이 기판(100)의 부화소 전극(PE) 과 컬러필터 기판(200)의 공통 전극(CE)을 두 단자로 하며, 부화소 전극(PE)과 공통 전극(CE) 사이의 액정층(3)은 유전체로서 기능한다. 부화소 전극(PE)은 스위칭 소자(Q)에 연결되며 공통 전극(CE)은 컬러필터 기판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 여기서, 공통 전극(CE)이 박막 트랜지스터 어레이 기판(100)에 구비되는 경우도 있으며 이때에는 부화소 전극(PE)과 공통 전극(CE) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.The liquid crystal capacitor Clc has two terminals of the subpixel electrode PE of the thin film transistor array substrate 100 and the common electrode CE of the color filter substrate 200, and the subpixel electrode PE and the common electrode CE. The liquid crystal layer 3 between) functions as a dielectric. The subpixel electrode PE is connected to the switching element Q, and the common electrode CE is formed on the entire surface of the color filter substrate 200 and receives the common voltage Vcom. Here, the common electrode CE may be provided in the thin film transistor array substrate 100. In this case, at least one of the subpixel electrode PE and the common electrode CE may be formed in a linear or bar shape.

액정 커패시터(Clc)의 보조적인 역할을 하는 유지 커패시터(Cst)는 박막 트랜지스터 어레이 기판(100)에 구비된 유지 전극선(SL)과 부화소 전극(PE)이 절연체를 사이에 두고 중첩되어 이루어지며 유지 전극선(SL)에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다.The storage capacitor Cst, which serves as an auxiliary role of the liquid crystal capacitor Clc, is formed by overlapping the storage electrode line SL and the subpixel electrode PE provided in the thin film transistor array substrate 100 with an insulator interposed therebetween. A predetermined voltage such as the common voltage Vcom is applied to the electrode line SL.

한편, 색 표시를 구현하기 위해서는 각 화소가 원색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 삼원색을 표시하게(시간 분할) 하여 이들 삼원색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 원색의 예로는 적색, 녹색 및 청색을 들 수 있다. 도 3은 공간 분할의 한 예로서 각 화소가 컬러필터 기판(200)의 영역에 원색 중 하나를 나타내는 색필터(CF)를 구비할 수 있다. 또한, 색필터(CF)는 박막 트랜지스터 어레이 기판(100)의 부화소 전극(PE) 위 또는 아래에 형성할 수도 있다.On the other hand, in order to implement color display, each pixel uniquely displays one of the primary colors (spatial division) or each pixel alternately displays three primary colors over time (time division) so that the spatial and temporal combinations of these three primary colors can be achieved. To recognize the desired color. Examples of primary colors include red, green and blue. 3 illustrates an example of spatial division, and each pixel may include a color filter CF representing one of primary colors in a region of the color filter substrate 200. In addition, the color filter CF may be formed above or below the subpixel electrode PE of the thin film transistor array substrate 100.

도 1을 참조하면, 게이트 구동부(400)는 게이트선(G1a-Gnb)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1a-Gnb)에 인가한다. 게이트 구동부(400)는 액정 패널 어셈 블리(300)의 한 쪽에 위치하며 모든 게이트선(G1a-Gnb)에 연결되어 있다. Referring to FIG. 1, the gate driver 400 is connected to the gate lines G1a-Gnb to receive a gate signal formed by a combination of a gate on voltage Von and a gate off voltage Voff from the outside. Gnb). The gate driver 400 is located on one side of the liquid crystal panel assembly 300 and is connected to all gate lines G1a-Gnb.

계조 전압 생성부(gray voltage generator)(800)는 화소의 투과율과 관련된 두 개의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 개의 계조 전압 집합은 하나의 화소를 이루는 한쌍의 부화소에 독립적으로 제공될 것으로서, 각 계조 전압 집합은 공통 전압(Vcom)에 대하여 양의 값을 가지는 것과 음의 값을 가지는 것을 포함한다. 다만, 본 발명은 이에 한정되지 않으며, 두 개의 계조 전압 집합 대신 하나의 계조 전압 집합만을 생성할 수도 있다.The gray voltage generator 800 generates two gray voltage sets (or reference gray voltage sets) related to the transmittance of the pixel. Two sets of gray voltages may be independently provided to a pair of subpixels constituting one pixel, and each set of gray voltages includes a positive value and a negative value with respect to the common voltage Vcom. However, the present invention is not limited thereto and only one gray voltage set may be generated instead of two gray voltage sets.

데이터 구동부(500)는 액정 패널 어셈블리(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 두 개의 계조 전압 집합 중 하나를 선택하고 선택된 계조 전압 집합에 속하는 하나의 계조 전압을 데이터 전압으로서 화소에 인가한다. 여기서, 계조 전압 생성부(800)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 기본 계조 전압만을 제공하는 경우에, 데이터 구동부(500)는 기본 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 전압을 선택한다. The data driver 500 is connected to the data lines D1 -Dm of the liquid crystal panel assembly 300 to select one of two gray voltage sets from the gray voltage generator 800, and to select one of the gray voltage voltages belonging to the selected gray voltage set. The gray voltage is applied to the pixel as a data voltage. Here, when the gray voltage generator 800 does not provide all of the voltages for all grays, but only the basic gray voltages, the data driver 500 divides the basic gray voltages to generate gray voltages for all grays. Select the data voltage.

게이트 구동부(400) 또는 데이터 구동부(500)는 다수의 구동 집적 회로 칩의 형태로 액정 패널 어셈블리(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(미도시) 위에 장착되어 테이프 캐리어 패키지(tape carrier package)의 형태로 액정 패널 어셈블리(300)에 부착될 수도 있다. 이와는 달리, 게이트 구동부(400) 또는 데이터 구동부(500)는 표시 신호선(G1a-Gnb, D1-Dm)과 박막 트랜지스터 스위칭 소자(Q) 따위와 함께 액정 패널 어셈블리 (300)에 집적될 수도 있다.The gate driver 400 or the data driver 500 may be mounted directly on the liquid crystal panel assembly 300 in the form of a plurality of driving integrated circuit chips, or may be mounted on a flexible printed circuit film (not shown). The liquid crystal panel assembly 300 may be attached to the liquid crystal panel assembly 300 in the form of a tape carrier package. Alternatively, the gate driver 400 or the data driver 500 may be integrated in the liquid crystal panel assembly 300 together with the display signal lines G1a-Gnb and D1-Dm and the thin film transistor switching element Q.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.The signal controller 600 controls operations of the gate driver 400 and the data driver 500.

이하, 도 4 내지 도 10을 참조하여, 앞서 설명한 본 발명의 액정 표시 장치의 일 실시예를 상세하게 설명한다.Hereinafter, an embodiment of the liquid crystal display of the present invention described above will be described in detail with reference to FIGS. 4 to 10.

우선, 도 4 내지 도 8을 이용하여 본 발명의 일 실시예에 의한 액정 표시 장치를 설명한다. 여기서, 도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 박막 트랜지스터 어레이 기판의 배치도이고, 도 5는 도 4의 박막 트랜지스터 어레이 기판을 Ⅳb-Ⅳb'선을 따라 자른 단면도이고, 도 6은 도 4의 박막 트랜지스터 어레이 기판을 Ⅳc-Ⅳc'선을 따라 자른 단면도이다. 그리고, 도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 컬러필터 기판의 배치도이고, 도 8은 도 4의 박막 트랜지스터 어레이 기판과 도 7의 컬러필터 기판을 포함하는 액정 표시 장치의 배치도이다. 그리고, 도 9 및 도 10은 도 6의 광 차단막을 형성하는 과정을 나타내는 공정 단면도들이다.First, a liquid crystal display according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4 to 8. 4 is a layout view of a thin film transistor array substrate of a liquid crystal display according to an exemplary embodiment of the present invention, FIG. 5 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along line IVb-IVb ', and FIG. 4 is a cross-sectional view taken along the line IVc-IVc 'of the thin film transistor array substrate. FIG. 7 is a layout view of a color filter substrate of a liquid crystal display according to an exemplary embodiment, and FIG. 8 is a layout view of a liquid crystal display including the thin film transistor array substrate of FIG. 4 and the color filter substrate of FIG. 7. . 9 and 10 are cross-sectional views illustrating a process of forming the light blocking film of FIG. 6.

본 실시예에 따른 액정 표시 장치는 박막 트랜지스터 어레이 기판, 이와 마주보고 있는 컬러필터 기판 및 이들 사이에 들어 있는 액정층을 포함한다.The liquid crystal display according to the present exemplary embodiment includes a thin film transistor array substrate, a color filter substrate facing the same, and a liquid crystal layer interposed therebetween.

먼저, 도 4 내지 도 8를 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치의 박막 트랜지스터 어레이 기판에 대하여 상세하게 설명한다.First, a thin film transistor array substrate of a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 4 to 8.

투명한 유리 등으로 이루어진 절연 기판(10) 위에 한쌍의 제1 및 제2 게이트선(22a, 22b)과 유지 전극선(28)이 형성되어 있다.A pair of first and second gate lines 22a and 22b and a storage electrode line 28 are formed on an insulating substrate 10 made of transparent glass or the like.

제1 및 제2 게이트선(22a, 22b)은 주로 가로 방향으로 뻗어 있고 물리적, 전기적으로 서로 분리되어 있으며 게이트 신호를 전달한다. 제1 및 제2 게이트선(22a, 22b)은 각각 하나의 화소에 대하여 위쪽 및 아래쪽에 배치되어 있다. 그리고, 제1 및 제2 게이트선(22a, 22b)에는 각각 아래 및 위로 분지된 한쌍의 제1 및 제2 게이트 전극(26a, 26b)이 형성되어 있다. 그리고, 제1 및 제2 게이트선(22a, 22b)의 끝에는 다른 층 또는 외부로부터 게이트 신호를 인가받아 각각 제1 및 제2 게이트선(22a, 22b)에 전달하는 게이트선 끝단(24a, 24b)이 형성되어 있다. 게이트선 끝단(24a, 24b)은 외부와의 연결을 위하여 면적이 넓으며 화소 영역에 대하여 왼쪽 또는 오른쪽에 배치되어 있다. 도 1에 도시된 바와 같이, 게이트선 끝단(24a, 24b)은 모두 왼쪽 또는 오른쪽에 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 이러한 게이트선(22a, 22b), 게이트 전극(26a, 26b) 및 게이트선 끝단(24a, 24b)을 게이트 배선이라고 한다.The first and second gate lines 22a and 22b mainly extend in the horizontal direction, are physically and electrically separated from each other, and transmit gate signals. The first and second gate lines 22a and 22b are disposed above and below each pixel, respectively. A pair of first and second gate electrodes 26a and 26b branched downward and upward are formed on the first and second gate lines 22a and 22b, respectively. At the ends of the first and second gate lines 22a and 22b, gate signals are applied to the first and second gate lines 22a and 22b to receive gate signals from other layers or the outside, respectively. Is formed. The gate line ends 24a and 24b have a large area for connection with the outside and are disposed on the left or right side with respect to the pixel area. As shown in FIG. 1, the gate line ends 24a and 24b may be disposed at both left and right sides, but the present invention is not limited thereto. The gate lines 22a and 22b, the gate electrodes 26a and 26b and the gate line ends 24a and 24b are referred to as gate wirings.

유지 전극선(28)은 주로 가로 방향으로 뻗어 있으며, 유지 전극선(28)에는 유지 전극선(28)에 비해 폭이 넓은 유지 전극(29)이 형성되어 있다. 본 실시예에서 유지 전극선(28)은 화소 영역의 가운데를 지나가도록 형성되어 있다. 다만, 이러한 유지 전극선(28) 및 유지 전극(29)의 모양 및 배치는 여러 형태로 변형될 수 있다. 이러한 유지 전극선(28) 및 유지 전극(29)을 유지 전극 배선이라고 한다.The storage electrode line 28 mainly extends in the horizontal direction, and the storage electrode line 28 is formed with a storage electrode 29 having a wider width than the storage electrode line 28. In this embodiment, the storage electrode lines 28 are formed to pass through the center of the pixel region. However, the shape and arrangement of the storage electrode line 28 and the storage electrode 29 may be modified in various forms. Such sustain electrode lines 28 and sustain electrodes 29 are referred to as sustain electrode wirings.

게이트 배선(22a, 22b, 24a, 24b, 26a, 26b)과 유지 전극 배선(28, 29)은 예를 들어 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo) 과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22a, 22b, 24a, 24b, 26a, 26b)과 유지 전극 배선(28, 29)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 제1 및 제2 게이트선(22a, 22b)과 유지 전극선(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22a, 22b, 24a, 24b, 26a, 26b)과 유지 전극 배선(28, 29)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.The gate wirings 22a, 22b, 24a, 24b, 26a, and 26b and the sustain electrode wirings 28 and 29 are, for example, aluminum-based metals such as aluminum (Al) and aluminum alloys, silver (Ag), and silver alloys. It may be made of a metal of the series, copper-based metals such as copper (Cu) and copper alloys, molybdenum-based metals such as molybdenum (Mo) and molybdenum alloys, chromium (Cr), titanium (Ti), tantalum (Ta). In addition, the gate wirings 22a, 22b, 24a, 24b, 26a, and 26b and the sustain electrode wirings 28 and 29 may have a multilayer structure including two conductive films (not shown) having different physical properties. . One of the conductive films is a low resistivity metal such as an aluminum-based metal or a silver-based metal so as to reduce signal delay or voltage drop of the first and second gate lines 22a and 22b and the sustain electrode line 28. It consists of a metal, a copper type metal, etc. In contrast, the other conductive layer is made of a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, titanium, tantalum and the like. A good example of such a combination is a chromium bottom film and an aluminum top film and an aluminum bottom film and a molybdenum top film. However, the present invention is not limited thereto, and the gate wirings 22a, 22b, 24a, 24b, 26a and 26b and the storage electrode wirings 28 and 29 may be made of various metals and conductors.

제1 및 제2 게이트선(22a, 22b) 및 유지 전극선(28) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다.A gate insulating layer 30 made of silicon nitride (SiNx) is formed on the first and second gate lines 22a and 22b and the storage electrode line 28.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 한쌍의 반도체층(40a, 40b)이 형성되어 있다. 반도체층(40a, 40b)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 데이터선(62) 아래에 위치하여 게이트 전극(26a, 26b) 상부까지 연장된 형상을 가지는 선형으로 형성될 수 있다. 선형 반도체 층을 형성하는 경우, 데이터선(62)과 동일하게 패터닝하여 형성할 수 있다. A pair of semiconductor layers 40a and 40b made of hydrogenated amorphous silicon, polycrystalline silicon, or the like are formed on the gate insulating film 30. The semiconductor layers 40a and 40b may have various shapes such as islands and linear shapes. For example, the semiconductor layers 40a and 40b may be positioned below the data line 62 and extend to the tops of the gate electrodes 26a and 26b as in the present embodiment. It can be formed linearly with. When the linear semiconductor layer is formed, it may be formed by patterning the same as the data line 62.

각 반도체층(40a, 40b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다. 저항성 접촉층(55, 56)은 쌍(pair)을 이루어 반도체층(40a, 40b) 위에 위치한다. 이러한 저항성 접촉층(55, 56)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 선형 저항성 접촉층(55, 56)의 경우 데이터선(62)의 아래까지 연장되어 형성될 수 있다.On top of each of the semiconductor layers 40a and 40b, ohmic contact layers 55 and 56 made of a material such as n + hydrogenated amorphous silicon doped with silicide or high concentration of n-type impurities are formed. have. The ohmic contacts 55 and 56 are paired and positioned on the semiconductor layers 40a and 40b. The ohmic contact layers 55 and 56 may have various shapes such as islands and linear shapes. For example, as in the present embodiment, the ohmic contact layers 55 and 56 extend below the data line 62. It may be extended.

각 저항 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터선(62)과 한 쌍의 제1 및 제2 드레인 전극(66a, 66b)이 형성되어 있다.A data line 62 and a pair of first and second drain electrodes 66a and 66b are formed on each of the ohmic contacts 55 and 56 and the gate insulating film 30.

데이터선(62)은 주로 세로 방향으로 뻗어 제1 및 제2 게이트선(22a, 22b) 및 유지 전극선(28)과 교차하며 데이터 전압을 전달한다. 데이터선(62)에는 제1 및 제2 드레인 전극(66a, 66b)을 향하여 각각 뻗은 제1 및 제2 소오스 전극(65a, 65b)이 형성되어 있다. 그리고, 데이터선(62)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가 받아 각각 데이터선(62)에 전달하는 데이터선 끝단(68)이 형성되어 있다. 이 때, 데이터선 끝단(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. The data line 62 mainly extends in the vertical direction and crosses the first and second gate lines 22a and 22b and the storage electrode line 28 to transmit a data voltage. The data lines 62 are formed with first and second source electrodes 65a and 65b extending toward the first and second drain electrodes 66a and 66b, respectively. The data line end 68 is formed at the end of the data line 62 to receive a data signal from another layer or the outside and transmit the data signal to the data line 62. At this time, the data line end 68 is extended in width for connection with an external circuit.

제1 및 제2 소오스 전극(65a, 65b)은 각각 반도체층(40a, 40b)과 적어도 일부분이 중첩되고, 제1 및 제2 드레인 전극(66a, 66b)은 각각 게이트 전극(26a, 26b)을 중심으로 제1 및 제2 소오스 전극(65a, 65b)과 대향하며 반도체층(40a, 40b)과 적어도 일부분이 중첩된다. 여기서, 앞서 언급한 저항성 접촉층(55, 56)은 그 하부의 반도체층(40a, 40b)과, 그 상부의 제1 및 제2 소오스 전극(65a, 65b) 및 제1 및 제2 드레인 전극(66a, 66b) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.The first and second source electrodes 65a and 65b overlap at least a portion of the semiconductor layers 40a and 40b, respectively, and the first and second drain electrodes 66a and 66b respectively form the gate electrodes 26a and 26b. The first and second source electrodes 65a and 65b face each other and at least partially overlap the semiconductor layers 40a and 40b. Here, the aforementioned ohmic contacts 55 and 56 may include the semiconductor layers 40a and 40b thereunder, the first and second source electrodes 65a and 65b and the first and second drain electrodes above it. It exists between 66a and 66b) and lowers contact resistance.

제1 및 제2 드레인 전극(66a, 66b)은 각각 반도체층(40a, 40b)과 중첩되는 막대형 패턴과, 막대형 패턴으로부터 연장되어 넓은 면적을 가지며 접촉 구멍(76a, 76b)이 위치하는 드레인 전극 확장부(67a, 67b)를 가진다. The first and second drain electrodes 66a and 66b respectively have a rod pattern overlapping the semiconductor layers 40a and 40b, a drain extending from the rod pattern, and having a large area, and having contact holes 76a and 76b located therein. It has electrode extensions 67a and 67b.

제1 및 제2 소오스 전극(65a, 65b)은 각각 두개의 가지로 분리되어 제1 및 제2 드레인 전극(66a, 66b)의 막대형 끝 부분을 감싸도록 형성되어 있다. The first and second source electrodes 65a and 65b are separated into two branches, respectively, and are formed to surround the rod-shaped end portions of the first and second drain electrodes 66a and 66b.

이러한 데이터선(62), 데이터선 끝단(68), 제1 및 제2 소오스 전극(65a, 65b) 및 제1 및 제2 드레인 전극(66a, 66b)을 데이터 배선이라고 한다.The data line 62, the data line end 68, the first and second source electrodes 65a and 65b, and the first and second drain electrodes 66a and 66b are referred to as data lines.

데이터 배선(62, 65a, 65b, 66a, 66b, 68)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.The data wirings 62, 65a, 65b, 66a, 66b, and 68 are preferably made of refractory metals such as chromium, molybdenum-based metals, tantalum, and titanium. It may have a multilayer structure consisting of a resistive material upper layer (not shown). Examples of the multilayer film structure include a triple film of molybdenum film, aluminum film, and molybdenum film in addition to the above-described double film of chromium lower film and aluminum upper film or aluminum lower film and molybdenum upper film.

본 실시예에서는 슬릿 마스크 또는 하프톤 마스크를 이용하여 반도체층(40a, 40b), 저항성 접촉층(55, 56) 및 데이터 배선(62, 65a, 65b, 66a, 66b, 68)을 동시에 패터닝하는 경우를 예로 들어 설명하고 있다. 따라서, 드레인 전극 확장부(67a, 67b) 하부에도 반도체층(40a, 40b)이 형성되어 있다. 드레인 전극 확장부(67a, 67b)가 유지 전극(29)과 중첩하여 유지 커패시터를 구성하는 경우, 드레인 전극 확장부(67a, 67b) 하부에 위치하는 반도체층(40a, 40b)에 의해 유지 커패시터의 커패시턴스가 일정한 값을 갖지 않고 변동하게 된다. 따라서 드레인 전극 확장부(67a, 67b)는 유지 전극(29)과 중첩되지 않게 형성하고, 유지 커패시터는 도 8에 도시된 바와 같이 유지 전극(29)과 제1 및 제2 부화소 전극(82a, 82b)으로 구성하는 것이 바람직하며 이에 대해서는 후에 자세히 설명한다.In this embodiment, when the semiconductor layers 40a and 40b, the ohmic contact layers 55 and 56, and the data lines 62, 65a, 65b, 66a, 66b and 68 are simultaneously patterned using a slit mask or a halftone mask. This is illustrated with an example. Therefore, the semiconductor layers 40a and 40b are formed under the drain electrode extensions 67a and 67b. When the drain electrode extensions 67a and 67b overlap with the storage electrode 29 to form the storage capacitor, the semiconductor capacitors 40a and 40b disposed under the drain electrode extensions 67a and 67b may be used to form the storage capacitor. The capacitance is not constant but fluctuates. Accordingly, the drain electrode extensions 67a and 67b are formed so as not to overlap the storage electrode 29, and the storage capacitor is formed as shown in FIG. 8 and the first and second subpixel electrodes 82a and the second subpixel electrode 82a. 82b), which will be described later in detail.

데이터선(62), 드레인 전극(66a, 66b) 및 노출된 반도체층(40a, 40b) 부분의 위에는 보호막(passivation layer)(70)이 형성되어 있다. 보호막(70)은 예를 들어 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 예를 들어, 본 발명의 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(40a, 40b) 부분을 보호하기 위하여 무기물로 이루어진 하부 보호막(71)과 유기물로 이루어진 상부 보호막(72)의 이중막 구조를 가질 수 있다.A passivation layer 70 is formed on the data line 62, the drain electrodes 66a and 66b, and the exposed portions of the semiconductor layers 40a and 40b. The protective film 70 is formed of, for example, an inorganic material made of silicon nitride or silicon oxide, an organic material having excellent planarization characteristics and photosensitivity, or a-Si: C formed by plasma enhanced chemical vapor deposition (PECVD). It consists of low dielectric constant insulating materials, such as: O and a-Si: O: F. For example, the passivation layer 70 of the present invention may protect the exposed portions of the semiconductor layers 40a and 40b while maintaining the excellent properties of the organic layer, and the lower passivation layer 71 made of an inorganic material and the upper passivation layer 72 made of an organic material. It may have a double membrane structure.

보호막(70)에는 데이터선 끝단(68) 및 드레인 전극 확장부(67a, 67b)를 각각 드러내는 접촉 구멍(contact hole)(78, 76a, 76b)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24a, 24b)을 드러내는 접촉 구멍(74a, 74b)이 형성되어 있다. 또한, 유지 전극(29)의 상부에 형성된 게이트 절연막(30)의 일부분을 드러내는 접촉 구멍(79)이 형성되어 있다. 접촉 구멍(76a, 76b)을 통하여 각각 제1 및 제2 드레인 전극(66a, 66b)과 전기적으로 연결되어 화소 영역에 위치하는 제1 및 제2 부화소 전극(82a, 82b)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74a, 74b, 78)을 통하여 각각 게이트선 끝단(24a, 24b)과 데이터선 끝단(68)과 연결되어 있는 보조 게이트선 끝단(86a, 86b) 및 보조 데이터선 끝단(88)이 형성되어 있다. 여기서, 제1 및 제2 부화소 전극(82a, 82b)과 보조 게이트 및 데이터선 끝단(86a, 86b, 88)은 ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어진다.In the passivation layer 70, contact holes 78, 76a, and 76b exposing the data line end 68 and the drain electrode extensions 67a and 67b are formed, respectively, and the passivation layer 70 and the gate insulating film ( The contact holes 74a and 74b exposing the gate line ends 24a and 24b are formed in 30. In addition, a contact hole 79 exposing a portion of the gate insulating film 30 formed on the sustain electrode 29 is formed. First and second subpixel electrodes 82a and 82b are formed to be electrically connected to the first and second drain electrodes 66a and 66b through the contact holes 76a and 76b and positioned in the pixel area, respectively. In addition, the auxiliary gate line ends 86a and 86b and auxiliary data connected to the gate line ends 24a and 24b and the data line end 68 through the contact holes 74a, 74b and 78 on the passivation layer 70, respectively. Line end 88 is formed. Here, the first and second subpixel electrodes 82a and 82b and the auxiliary gate and data line ends 86a, 86b and 88 are made of a transparent conductor such as ITO or IZO or a reflective conductor such as aluminum.

제1 및 제2 부화소 전극(82a, 82b)은 각각 접촉 구멍(76a, 76b)을 통하여 제1 및 제2 드레인 전극(66a, 66b)과 물리적·전기적으로 연결되어 제1 및 제2 드레인 전극(66a, 66b)으로부터 데이터 전압을 인가받는다.The first and second subpixel electrodes 82a and 82b are physically and electrically connected to the first and second drain electrodes 66a and 66b through the contact holes 76a and 76b, respectively. Data voltages are applied from 66a and 66b.

데이터 전압이 인가된 제1 및 제2 부화소 전극(82a, 82b)은 컬러필터 기판의 공통 전극과 함께 전기장을 생성함으로써 부화소 전극(82a, 82b)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.The first and second subpixel electrodes 82a and 82b to which the data voltage is applied generate an electric field together with the common electrode of the color filter substrate, thereby forming liquid crystal molecules of the liquid crystal layer between the subpixel electrodes 82a and 82b and the common electrode. Determine the array.

또한 앞서 설명하였듯이, 각 부화소 전극(82a, 82b)과 공통 전극은 액정 커패시터(Clca, Clcb)를 이루어 박막 트랜지스터(Qa, Qb)가 턴 오프된 후에도 인가된 전압을 유지하며, 전압 유지 능력을 강화하기 위하여 액정 커패시터(Clca, Clcb)와 병렬로 연결된 유지 커패시터(Csta, Cstb)는 제1 및 제2 부화소 전극(82a, 82b) 또는 이에 연결되어 있는 드레인 전극(66a, 66b)과 유지 전극선(28)의 중첩 등으로 만들어진다.In addition, as described above, each of the subpixel electrodes 82a and 82b and the common electrode form liquid crystal capacitors Clca and Clcb to maintain the applied voltage even after the thin film transistors Qa and Qb are turned off and maintain the voltage holding capability. The storage capacitors Csta and Cstb connected in parallel with the liquid crystal capacitors Clca and Clcb may be connected to the first and second subpixel electrodes 82a and 82b or the drain electrodes 66a and 66b connected thereto and the storage electrode line. (28) is made of overlapping.

하나의 화소 영역을 이루는 제1 및 제2 부화소 전극(82a, 82b)은 소정의 간극(gap)(83)을 사이에 두고 서로 분리되어 있으며, 그 바깥 경계는 대략 사각형 형태이다. 제2 부화소 전극(82b)은 회전한 V자 형상을 가지며 화소 영역의 가운데에 배치된다. 제1 부화소 전극(82a)은 사각형 형태의 화소 영역에서 제2 부화소 전극(82b)을 제외한 부분에 형성된다. 여기서, 간극(83)은 편광판의 투과축(1)과 실질적으로 45도를 이루는 부분과 -45도를 이루는 부분을 포함한다. 따라서 제2 부화소 전극(82b)의 위쪽 사선부와 아래쪽 사선부는 편광판의 투과축(1)과 실질적으로 -45도 또는 45도(이하, 사선 방향이라 함)를 이룬다. 제1 부화소 전극(82a)은 사선 방향으로 다수의 절개부(84) 또는 돌출부가 형성될 수 있다. 이와 같은 제1 및 제2 부화소 전극(82a, 82b) 및 절개부(84) 또는 돌출부의 크기 및 형태는 설계 요소에 따라서 다양하게 변화될 수 있다. The first and second subpixel electrodes 82a and 82b constituting one pixel area are separated from each other with a predetermined gap 83 therebetween, and their outer boundaries are substantially rectangular. The second subpixel electrode 82b has a rotated V-shape and is disposed in the center of the pixel area. The first subpixel electrode 82a is formed at a portion of the rectangular pixel area except for the second subpixel electrode 82b. Here, the gap 83 includes a portion that is substantially 45 degrees with the transmission axis 1 of the polarizing plate and a portion that is -45 degrees. Therefore, the upper diagonal line portion and the lower diagonal line portion of the second subpixel electrode 82b are substantially -45 degrees or 45 degrees (hereinafter referred to as diagonal direction) with the transmission axis 1 of the polarizing plate. The first subpixel electrode 82a may have a plurality of cutouts 84 or protrusions in an oblique direction. The size and shape of the first and second subpixel electrodes 82a and 82b and the cutout 84 or the protrusion may vary depending on design elements.

제1 및 제2 부화소 전극(82a, 82b)에는 서로 다른 계조 전압이 인가되는데, 예를 들어 제1 부화소 전극(82a)에는 기준 계조 전압보다 낮은 계조 전압이, 제2 부화소 전극(82b)에는 기준 계조 전압보다 높은 계조 전압이 인가된다. Different gradation voltages are applied to the first and second subpixel electrodes 82a and 82b. For example, a gradation voltage lower than the reference gradation voltage is applied to the first subpixel electrode 82a and the second subpixel electrode 82b. ) Is applied with a gray scale voltage higher than the reference gray scale voltage.

보조 게이트선 및 데이터선 끝단(86a, 86b, 88)은 접촉 구멍(74a, 74b, 78)을 통하여 제1 및 제2 게이트선(22a, 22b)의 게이트선 끝단(24a, 24b) 및 데이터선(62)의 데이터선 끝단(68)과 각각 연결된다. 보조 게이트선 및 데이터선 끝단(86a, 86b, 88)은 제1 및 제2 게이트선(22a, 22b)의 게이트선 끝단(24a, 24b) 및 데이터선(62)의 데이터선 끝단(68)과 외부 장치를 접합하는 역할을 한다.The auxiliary gate line and the data line ends 86a, 86b, and 88 are connected to the gate line ends 24a, 24b and the data line of the first and second gate lines 22a, 22b through the contact holes 74a, 74b, and 78. Respectively connected to the data line end 68 of 62; The auxiliary gate line and the data line ends 86a, 86b, and 88 are connected to the gate line ends 24a and 24b of the first and second gate lines 22a and 22b and the data line end 68 of the data line 62. It serves to join external devices.

제1 및 제2 부화소 전극(82a, 82b), 보조 게이트선 및 데이터선 끝단(86a, 86b, 88) 및 보호막 위에는 액정층을 배향할 수 있는 배향막(미도시)이 도포되어 있다.On the first and second subpixel electrodes 82a and 82b, the auxiliary gate lines and the data line ends 86a, 86b and 88 and the passivation layer, an alignment layer (not shown) capable of orienting the liquid crystal layer is coated.

이하, 도 4 및 도 8를 참조하여 본 발명의 액정 표시 장치에 사용되는 유지 커패시터에 대하여 자세히 설명한다. Hereinafter, the holding capacitor used in the liquid crystal display of the present invention will be described in detail with reference to FIGS. 4 and 8.

도 4 및 도 8에 도시된 바와 같이, 절연 기판(10) 상에 유지 전극(29)을 포함하는 유지 전극선(28)이 형성되어 있으며, 유지 전극(29) 위에는 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30) 상에는 하부 보호막(71)과 상부 보호막(72)으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)에는 제1 및 제2 부화소 전극(82a, 82b)이 간극(83)을 사이에 두고 서로 분리되어 있으며, 간극(83)을 중심으로 제1 유지 커패시터 영역(A)과 제2 유지 커패시터 영역(B)이 형성된다. 4 and 8, the storage electrode line 28 including the storage electrode 29 is formed on the insulating substrate 10, and the gate insulating layer 30 is formed on the storage electrode 29. have. The passivation layer 70 including the lower passivation layer 71 and the upper passivation layer 72 is formed on the gate insulating layer 30. In the passivation layer 70, the first and second subpixel electrodes 82a and 82b are separated from each other with a gap 83 interposed therebetween, and the first storage capacitor region A and the second subpixel electrode are disposed around the gap 83. The sustain capacitor region B is formed.

제1 유지 커패시터 영역(A)에 형성된 제1 유지 커패시터는 제1 부화소 전극(82a) 및 유지 전극(29)으로 이루어진 두 단자와, 두 단자 사이에 개재된 하부 보호막(71)과 게이트 절연막(30)으로 이루어진 유전체로 구성된다. The first storage capacitor formed in the first storage capacitor region A includes two terminals including the first subpixel electrode 82a and the storage electrode 29, a lower passivation layer 71 and a gate insulating layer interposed between the two terminals. 30) made of a dielectric.

제2 유지 커패시터 영역(B)에 형성된 제2 유지 커패시터는 제2 부화소 전극(82b) 및 유지 전극(29)으로 이루어진 두 단자와, 두 단자 사이에 개재된 게이트 절연막(30)으로 이루어진 유전체로 구성된다. 여기에서, 제1 및 제2 유지 커패시터 영역(A, B)의 보호막(70)에는 상부 보호막(72)이 제거되어 있다.The second storage capacitor formed in the second storage capacitor region B is a dielectric composed of two terminals composed of the second subpixel electrode 82b and the storage electrode 29, and a gate insulating film 30 interposed between the two terminals. It is composed. Here, the upper passivation layer 72 is removed from the passivation layer 70 of the first and second storage capacitor regions A and B.

본 발명에서는 유지 전극(29)의 오정렬(misalign) 및 면적에 의한 빛샘 현상을 방지하기 위해 개구부(93)의 측벽 상의 제1 및 제2 부화소 전극(82a, 82b)을 덮는 제1 및 제2 광 차단막(97a, 97b)이 형성되어 있다. 제1 및 제2 광 차단막(97a, 97b)은 유지 전극(29)과 오버랩되도록 제1 및 제2 부화소 전극(82a, 82b) 상에 형성되어 있으며, 스페이서 형성 공정시 스페이서와 동일한 물질로 형성될 수 있다. In the present invention, the first and second subpixel electrodes 82a and 82b on the sidewalls of the opening 93 are covered to prevent misalignment and area leakage of the sustain electrode 29. Light blocking films 97a and 97b are formed. The first and second light blocking layers 97a and 97b are formed on the first and second subpixel electrodes 82a and 82b to overlap the storage electrode 29, and are formed of the same material as the spacer in the spacer forming process. Can be.

다음, 도 7 및 도 8을 참조로 하여, 컬러필터 기판에 대하여 설명한다.Next, the color filter substrate will be described with reference to FIGS. 7 and 8.

투명한 유리 등으로 이루어진 절연 기판(미도시) 위에 빛샘을 방지하기 위한 블랙 매트릭스 (미도시)와 적색, 녹색, 청색의 색필터(미도시) 및 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(common electrode)(90)이 형성되어 있다. 여기서, 블랙 매트릭스는 제1 및 제2 게이트선(22a, 22b)과 데이터선(62)에 대응하는 부분과 박막 트랜지스터(Qa, Qb)에 대응하는 부분으로 형성될 수 있다. 또한, 블랙 매트릭스는 제1 및 제2 부화소 전극(82a, 82b)과 박막 트랜지스터(Qa, Qb) 부근에서의 빛샘을 차단하기 위하여 다양한 모양을 가질 수 있다.A common electrode made of a black matrix (not shown) to prevent light leakage, a red, green, and blue color filter (not shown) on an insulating substrate (not shown) made of transparent glass, or a transparent conductive material such as ITO or IZO. A common electrode 90 is formed. The black matrix may be formed of a portion corresponding to the first and second gate lines 22a and 22b and the data line 62 and a portion corresponding to the thin film transistors Qa and Qb. In addition, the black matrix may have various shapes to block light leakage near the first and second subpixel electrodes 82a and 82b and the thin film transistors Qa and Qb.

그리고, 공통 전극(90)은 제1 및 제2 부화소 전극(82a, 82b)과 마주보며, 다수의 절개부(92) 또는 돌출부를 가지고 있다. 여기서, 절개부(92) 또는 돌출부는 편광판의 투과축(1)과 실질적으로 -45도 또는 45도를 이루는 사선부를 포함한다. 앞서 설명한 바와 같이 제1 및 제2 부화소 전극(82a, 82b)과 공통 전극(90)은 절개부 또는 돌출부를 포함할 수 있으며, 이하 설명의 편의를 위하여 절개부를 이용하여 설명한다.The common electrode 90 faces the first and second subpixel electrodes 82a and 82b and has a plurality of cutouts 92 or protrusions. Here, the cutout 92 or the protrusion includes an oblique line portion that is substantially -45 degrees or 45 degrees with the transmission axis 1 of the polarizing plate. As described above, the first and second subpixel electrodes 82a and 82b and the common electrode 90 may include cutouts or protrusions, and will be described below using a cutout for convenience of description.

공통 전극(90) 위에는 액정 분자들을 배향하는 배향막(미도시)이 도포될 수 있다.An alignment layer (not shown) may be coated on the common electrode 90 to align the liquid crystal molecules.

도 8은 도 4의 박막 트랜지스터 어레이 기판과 도 7의 컬러필터 기판을 포함하는 액정 표시 장치의 배치도로서, 공통 전극(90)의 절개부(92) 중 사선부는 제1 부화소 전극(82a)과 제2 부화소 전극(82b) 사이의 간극(83) 및 제1 부화소 전극(82a)의 절개부(84) 또는 돌출부의 사이에 배열된다. FIG. 8 is a layout view of a liquid crystal display including the thin film transistor array substrate of FIG. 4 and the color filter substrate of FIG. 7, wherein an oblique portion of the cutouts 92 of the common electrode 90 is connected to the first subpixel electrode 82a. It is arranged between the gap 83 between the second subpixel electrodes 82b and the cutout 84 or the protrusion of the first subpixel electrode 82a.

이와 같은 구조의 박막 트랜지스터 어레이 기판과 컬러필터 기판을 정렬하여 결합하고 그 사이에 액정 물질을 개재하여 수직 배향하면 액정 표시 장치의 기본 구조가 마련된다. When the thin film transistor array substrate and the color filter substrate having such a structure are aligned and combined, and vertically aligned through the liquid crystal material therebetween, a basic structure of the liquid crystal display device is provided.

박막 트랜지스터 어레이 기판과 컬러필터 기판을 정렬했을 때, 제1 부화소 전극(82a)과 제2 부화소 전극(82b) 사이의 간극(83), 제1 부화소 전극(82a)의 절개부(84) 및 공통 전극(90)의 절개부(92)는 화소의 표시 영역을 다수의 도메인으로 분할하며, 이에 따라 기준 시야각이 확대되어 측면 시인성이 개선될 수 있다. 여기서, 간극, 절개부 또는 돌출부를 도메인 분할 수단이라 한다.When the thin film transistor array substrate and the color filter substrate are aligned, the gap 83 between the first subpixel electrode 82a and the second subpixel electrode 82b and the cutout portion 84 of the first subpixel electrode 82a are provided. ) And the cutout 92 of the common electrode 90 divide the display area of the pixel into a plurality of domains, thereby increasing the reference viewing angle and improving side visibility. Here, the gaps, cutouts or protrusions are called domain dividing means.

액정 표시 장치는 이러한 기본 구조에 편광판, 백라이트 등의 요소들을 배치하여 이루어진다. 이 때 편광판(미도시)은 기본 구조 양측에 각각 하나씩 배치되며 그 투과축(1)은 게이트선(22)에 대하여 나란하고 나머지 하나는 이에 수직을 이루도록 배치된다. 이상과 같은 구조로 액정 표시 장치를 형성하면 액정에 전계가 인가되었을 때 각 도메인 내의 액정이 도메인을 분할하는 간극(83) 또는 절개부(84, 92)에 대하여 수직을 이루는 방향으로 기울어지게 된다. 따라서, 각 도메인의 액정은 편광판의 투과축(1)에 대하여 대략 45도 또는 -45도로 기울어진다. 이러한 간극(83) 또는 절개부(84, 92) 사이에서 형성되는 측방향 전계(lateral field)가 각 도메인의 액정 배향을 도와주게 된다.The liquid crystal display device is formed by disposing elements such as a polarizing plate and a backlight on the basic structure. At this time, one polarizing plate (not shown) is disposed on both sides of the basic structure, and the transmission axis 1 thereof is arranged to be parallel to the gate line 22 and the other one is perpendicular to this. When the liquid crystal display device is formed as described above, when an electric field is applied to the liquid crystal, the liquid crystal in each domain is inclined in a direction perpendicular to the gap 83 or the cut portions 84 and 92 dividing the domain. Therefore, the liquid crystal of each domain is inclined approximately 45 degrees or -45 degrees with respect to the transmission axis 1 of the polarizing plate. A lateral field formed between the gap 83 or the cutouts 84 and 92 assists the liquid crystal alignment of each domain.

다수의 도메인을 액정이 기우는 방향에 따라 4 종류의 도메인 그룹으로 분류 할 때 각 도메인 그룹의 면적이 실질적으로 같은 경우 상하좌우 방향에 대한 균일한 시인성을 확보할 수 있다. 특히, 기준 계조 전압보다 높은 계조 전압이 인가되는 제2 부화소 전극(82b)에 의해 액정 표시 장치의 표시 특성이 주로 결정되므로, 제2 부화소 전극(82b)을 구성하는 4 종류의 도메인의 면적이 실질적으로 같을 경우 상하좌우 방향으로 균일한 시인성을 확보할 수 있다.When a plurality of domains are classified into four types of domain groups according to the direction in which the liquid crystal is tilted, uniform visibility in the up, down, left, and right directions can be ensured when the area of each domain group is substantially the same. In particular, since the display characteristics of the liquid crystal display are mainly determined by the second subpixel electrode 82b to which the gray scale voltage higher than the reference gray voltage is applied, the area of the four kinds of domains constituting the second subpixel electrode 82b. When substantially the same, it is possible to ensure uniform visibility in the up, down, left and right directions.

이하, 도 9 및 도 10을 참조하여 본 발명의 일 실시예에 따른 광 차단막을 형성하는 방법에 대하여 상세하게 설명한다.Hereinafter, a method of forming a light blocking film according to an embodiment of the present invention will be described in detail with reference to FIGS. 9 and 10.

우선 도 9를 참조하면, 절연 기판(10) 위에 유지 전극(29)이 형성되어 있고, 유지 전극(29) 위에 게이트 절연막(30)을 형성되어 있다. 그리고, 게이트 절연막(30) 상에 무기물로 이루어지는 하부 보호막(71)과 유기물로 이루어지는 상부 보호막(72)을 포함하는 보호막(70)이 형성되어 있다. 이때, 게이트 절연막(30)은 약 0.4 내지 0.5㎛, 하부 보호막(71)은 약 0.15 내지 0.25㎛ 및 상부 보호막(72)은 2.5 내지 3.5㎛의 두께로 형성될 수 있다. 상부 보호막(72)의 두께는 드레인 전극과 부화소 전극 사이의 기생 용량을 줄이면서 상부 보호막(72)의 투과율의 감소를 최소화할 수 있는 약 3.0㎛가 바람직하다. 이때, 유지전극(29) 위에 형성된 상부 보호막(72)에는 유지 전극(29) 상의 하부 보호막(71)을 노출시키는 형성되어 있다.9, a storage electrode 29 is formed on an insulating substrate 10, and a gate insulating layer 30 is formed on the storage electrode 29. A protective film 70 including a lower protective film 71 made of an inorganic material and an upper protective film 72 made of an organic material is formed on the gate insulating film 30. In this case, the gate insulating layer 30 may be formed to have a thickness of about 0.4 to 0.5 μm, the lower passivation layer 71 may be about 0.15 to 0.25 μm, and the upper passivation layer 72 may have a thickness of 2.5 to 3.5 μm. The thickness of the upper passivation layer 72 is preferably about 3.0 μm to minimize the decrease in transmittance of the upper passivation layer 72 while reducing the parasitic capacitance between the drain electrode and the subpixel electrode. In this case, the upper passivation layer 72 formed on the sustain electrode 29 is formed to expose the lower passivation layer 71 on the sustain electrode 29.

상부 보호막(72) 위에는 제1 및 제2 부화소 전극(82a, 82b)가 형성되어 있다.First and second subpixel electrodes 82a and 82b are formed on the upper passivation layer 72.

그리고, 상부 보호막(72) 상에 제1 및 제2 부화소 전극(82a, 82b)을 덮도록 스페이서용 유기 물질층을 형성한 후, 기판(10) 상에 광마스크(910)를 정렬한다. 광마스크(910)는 투명한 기판과 그 하부에 차광층으로 이루어지며, 입사광을 투과시키도록 차광층이 없는 투과 영역, 입사광 중 일정 부분만 투과시키도록 차광층에 슬릿이 형성된 일정한 반투과 영역 및 입사광을 차단하는 차단 영역을 포함한다. 여기에서, 반투과 영역은 제1 유지 커패시터 영역(A)과 제2 유지 커패시터 영역(B)에 대응하여 배치되고, 차단 영역은 스페이서가 형성될 영역에 대응하여 배치된다. 본 실시예에서는 광마스크(910)의 투과율을 조절하기 위하여 슬릿 패턴을 사용하여 설명하였으나, 본 발명은 이에 한정되지 않으며 투과율이 다른 별도의 차광층을 사용한 하프톤 마스크(half-tone mask) 또는 격자 패턴을 사용하여 투과율을 조절할 수도 있다. 이하 설명의 편의를 위하여 슬릿 마스크로 구성된 광마스크를 사용하여 본 발명의 실시예를 설명한다.The organic material layer for spacers is formed on the upper passivation layer 72 to cover the first and second subpixel electrodes 82a and 82b, and then the photomask 910 is aligned on the substrate 10. The photomask 910 is formed of a transparent substrate and a light shielding layer below the transparent mask, and includes a transparent region having no light shielding layer to transmit incident light, a constant semi-transmissive region having a slit formed in the light shielding layer to transmit only a portion of the incident light, and incident light. It includes a blocking area for blocking. Here, the transflective region is disposed corresponding to the first storage capacitor region A and the second storage capacitor region B, and the blocking region is disposed corresponding to the region where the spacer is to be formed. In the present embodiment, a slit pattern is used to control the transmittance of the photomask 910. However, the present invention is not limited thereto, and a half-tone mask or a grating using a separate light shielding layer having a different transmittance is described. The transmittance can also be adjusted using a pattern. For convenience of description, an embodiment of the present invention will be described using an optical mask composed of a slit mask.

이러한 광마스크(910)를 통하여 노광 및 현상을 진행한다.Exposure and development are performed through the photomask 910.

그러면, 도 10에 도시된 바와 같이, 반투과 영역에 대응하는 제1 및 제2유지 캐패시터 영역(A, B)에는 제1 및 제2 광 차단막(97a, 97b)이 형성되고, 차단 영역에 대응하는 상부 보호막(72) 상에는 스페이서(95)가 형성된다. 즉, 개구부(93)의 측벽 상의 제1 및 제2 부화소 전극(82a, 82b)을 덮도록 제1 및 제2 광 차단막(97a, 97b)이 형성된다. Then, as shown in FIG. 10, first and second light blocking films 97a and 97b are formed in the first and second holding capacitor areas A and B corresponding to the transflective area, and correspond to the blocking area. The spacer 95 is formed on the upper passivation layer 72. That is, the first and second light blocking films 97a and 97b are formed to cover the first and second subpixel electrodes 82a and 82b on the sidewall of the opening 93.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해되어야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, the embodiments described above are to be understood in all respects as illustrative and not restrictive.

상기한 바와 같은 본 발명에 따른 액정 표시 장치에 의하면, 유지 전극의 가장자리 부분에서 발생하는 빛샘 현상을 방지하여 액정 표시 장치의 전체 명암비를 향상시킬 수 있다.According to the liquid crystal display device according to the present invention as described above, it is possible to prevent the light leakage phenomenon occurring at the edge portion of the sustain electrode to improve the overall contrast ratio of the liquid crystal display device.

Claims

A sustain electrode formed on the insulating substrate;

A gate insulating film covering the sustain electrode;

A protective film formed on the gate insulating film;

An organic layer formed on the passivation layer and having an opening exposing the passivation layer on the sustain electrode;

A pixel electrode formed on the passivation layer exposed to the opening and the organic layer; And

And a light blocking layer covering the pixel electrode on the sidewall of the opening.

The method of claim 1,

And the light blocking layer is formed on the pixel electrode so as to overlap the sustain electrode.

The method of claim 1,

And a spacer formed on the organic layer, wherein the light blocking layer is made of the same material as the spacer.

The method according to any one of claims 1 to 3,

A gate electrode formed on the same layer as the sustain electrode on the insulating substrate,

A source electrode formed on the gate insulating film to overlap at least a portion of the gate electrode;

And a thin film transistor on the gate insulating layer, the thin film transistor including a drain electrode at least partially overlapping the gate electrode and spaced apart from the source electrode.

The method of claim 1,

The passivation layer and the organic layer may further include a contact hole covering the thin film transistor and exposing the drain electrode of the thin film transistor.

And the pixel electrode is electrically connected to the drain electrode of the thin film transistor through the contact hole.

The method of claim 1,

And a storage capacitor comprising the gate insulating film and the protective film interposed between the storage electrode and the pixel electrode.

Forming a sustain electrode on the insulating substrate;

Forming a gate insulating film covering the sustain electrode;

Forming a protective film on the gate insulating film;

Forming an organic layer formed on the passivation layer and having an opening exposing the passivation layer on the sustain electrode;

Forming a pixel electrode on the passivation layer exposed to the opening and the organic layer;

Forming an organic material layer for a spacer on the organic layer to cover the pixel electrode; And

And patterning the organic material layer for spacers to form a light blocking layer covering the spacers and the pixel electrode on sidewalls of the openings.

The method of claim 7, wherein

The forming of the light blocking layer may be performed using a mask in which a slit mask is formed at a position corresponding to the pixel electrode on the sidewall of the opening.