KR20070080883A - Circuit and method for generating internal voltage in semiconductor memory apparatus - Google Patents

Circuit and method for generating internal voltage in semiconductor memory apparatus Download PDF

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Abstract

A circuit and a method for generating an internal voltage of a semiconductor memory device are provided to prevent an operation error due to the characteristics variation of a transistor caused by the variation of temperature condition by controlling a target level of an internal voltage. An internal voltage sensing unit(40) senses an internal voltage level, and generates an internal voltage enable signal corresponding to the sensed internal voltage level and temperature information provided by a temperature information providing module(30). An internal voltage pump(20) performs pumping of the internal voltage in correspondence to the enable of the internal voltage enable signal.

Description

반도체 메모리 장치의 내부 전압 생성 회로 및 방법{Circuit and Method for Generating Internal Voltage in Semiconductor Memory Apparatus}Circuit and Method for Generating Internal Voltage in Semiconductor Memory Apparatus

도 1은 종래의 기술에 따른 반도체 메모리 장치의 고전위 전압 생성 회로의 구성을 나타낸 블록도,1 is a block diagram showing a configuration of a high potential voltage generating circuit of a semiconductor memory device according to the prior art;

도 2는 도 1에 도시한 고전위 전압 감지 수단의 내부 구성도,FIG. 2 is a diagram illustrating an internal configuration of the high potential voltage sensing unit shown in FIG. 1;

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 고전위 전압 생성 회로의 구성을 나타낸 블록도,3 is a block diagram showing a configuration of a high potential voltage generating circuit of a semiconductor memory device according to an embodiment of the present invention;

도 4는 도 3에 도시한 고전위 전압 감지 수단의 내부 구성도이다.4 is a diagram illustrating an internal configuration of the high potential voltage sensing unit shown in FIG. 3.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10/40 : 고전위 전압 감지 수단 20 : 고전위 전압 펌프10/40: high potential voltage detection means 20: high potential voltage pump

30 : 온도 정보 제공 모듈 110/410 : 비교부30: temperature information module 110/410: comparison unit

120/440 : 구동부 420 : 제 1 제어부120/440 drive unit 420 first control unit

430 : 제 2 제어부430: second control unit

본 발명은 반도체 메모리 장치의 내부 전압 생성 회로 및 방법에 관한 것으 로, 보다 상세하게는 온도 조건에 따라 내부 전압의 목표 레벨을 제어하는 반도체 메모리 장치의 내부 전압 생성 회로 및 방법에 관한 것이다.The present invention relates to an internal voltage generation circuit and method of a semiconductor memory device, and more particularly to an internal voltage generation circuit and method of a semiconductor memory device for controlling a target level of the internal voltage in accordance with temperature conditions.

일반적으로 반도체 메모리 장치는 외부 공급전원(VDD) 및 그라운드 전압(VSS) 등의 전압을 칩의 외부로부터 공급 받아 고전위 전압(VPP) 및 기판 바이어스 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. 이 때 반도체 메모리 장치는 상기 내부 전압의 목표 레벨을 설정하여 현재 내부 전압의 상기 목표 레벨의 초과 여부를 감지하고 미달되었을시 상기 내부 전압을 펌핑하여 상기 내부 전압이 상기 목표 레벨을 유지하도록 제어한다. 이하에서는 상기 내부 전압으로 상기 고전위 전압(VPP)이 사용되는 것을 예로 들어 설명하기로 한다.In general, a semiconductor memory device receives voltages such as an external power supply (VDD) and a ground voltage (VSS) from the outside of the chip to generate internal voltages such as a high potential voltage (VPP) and a substrate bias voltage (VBB) by itself. use. In this case, the semiconductor memory device sets a target level of the internal voltage to sense whether the current internal voltage exceeds the target level, and controls the internal voltage to maintain the target level by pumping the internal voltage when it is not reached. Hereinafter, the high potential voltage VPP is used as the internal voltage.

이하, 종래의 기술에 따른 고전위 전압 생성 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.Hereinafter, a high potential voltage generation circuit according to the related art will be described with reference to FIGS. 1 and 2.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 고전위 전압 생성 회로의 구성을 나타낸 블록도이다.1 is a block diagram illustrating a configuration of a high potential voltage generation circuit of a semiconductor memory device according to the related art.

상기 고전위 전압 생성 회로는 상기 고전위 전압(VPP)의 레벨을 감지하여 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하는 고전위 전압 감지 수단(10) 및 상기 고전위 전압 인에이블 신호(VPP_enb)의 인에이블 여부에 대응하여 상기 고전위 전압(VPP)의 펌핑 동작을 수행하는 고전위 전압 펌프(20)로 구성된다.The high potential voltage generation circuit detects the level of the high potential voltage VPP, generates a high potential voltage enable signal VPP_enb, and outputs the high potential voltage detection means 10 and the high potential voltage enable signal ( The high potential voltage pump 20 performs a pumping operation of the high potential voltage VPP in response to whether VPP_enb is enabled.

여기에서 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨(High Level)이면 인에이블 된 것이고 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨(Low Level)이면 디스에이블 된 것이라 칭하기로 한다.Herein, the high potential voltage enable signal VPP_enb is enabled when the high level is high level, and when the high potential voltage enable signal VPP_enb is low level, it is called disabled.

상기 고전위 전압 감지 수단(10)은 상기 고전위 전압(VPP)의 레벨을 감지하여 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 낮으면 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하고, 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 높으면 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력한다.The high potential voltage detecting means 10 senses the level of the high potential voltage VPP, and when the detected level of the high potential voltage VPP is lower than a target level, the high potential voltage enable signal VPP_enb When the detected high potential voltage VPP is higher than the target level, a low level high potential voltage enable signal VPP_enb is generated and output.

이후 상기 고전위 전압 펌프(20)는 상기 고전위 전압 감지 수단(10)으로부터 전달되는 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨이면 상기 고전위 전압(VPP)의 레벨을 높이기 위한 펌핑 동작을 수행하고, 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨이면 펌핑 동작을 중지한다. 상기 고전위 전압 펌프(20)가 펌핑 동작을 중지하면 상기 고전위 전압(VPP)의 레벨은 시간의 흐름에 따라 조금씩 떨어지게 된다.Thereafter, the high potential voltage pump 20 performs a pumping operation to increase the level of the high potential voltage VPP when the high potential voltage enable signal VPP_enb transmitted from the high potential voltage sensing means 10 is at a high level. If the high potential voltage enable signal VPP_enb is at a low level, the pumping operation is stopped. When the high potential voltage pump 20 stops the pumping operation, the level of the high potential voltage VPP gradually decreases with time.

도 2는 도 1에 도시한 고전위 전압 감지 수단의 내부 구성도이다.FIG. 2 is a diagram illustrating an internal configuration of the high potential voltage sensing unit shown in FIG. 1.

도시한 바와 같이, 상기 고전위 전압 감지 수단(10)은 상기 고전위 전압(VPP)과 코어 전압(Vref)의 레벨을 비교하는 비교부(110) 및 상기 비교부(110)로부터 출력되는 신호를 구동하여 상기 고전위 전압 인에이블 신호(VPP_enb)를 출력하는 구동부(120)로 구성된다.As shown in the drawing, the high potential voltage detecting means 10 receives a signal output from the comparator 110 and the comparator 110 comparing the levels of the high potential voltage VPP and the core voltage Vref. And a driver 120 for driving and outputting the high potential voltage enable signal VPP_enb.

이 때 상기 비교부(110)는 게이트 단에 상기 코어 전압(Vcore)이 인가되고 소스 단에 상기 고전위 전압이 인가되며 드레인 단이 노드 1(N1)과 연결되는 제 1 트랜지스터(TR1), 상기 코어 전압(Vcore)의 레벨을 제어하여 노드 2(N2)에 전달하 는 제 1 저항(R1), 게이트 단과 드레인 단에 상기 노드 1(N1)의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 2 트랜지스터(TR2) 및 게이트 단이 상기 노드 1(N1)과 연결되고 드레인 단이 상기 노드 2(N2)와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 3 트랜지스터(TR3)로 구성된다.In this case, the comparator 110 has a first transistor TR1 having the core voltage Vcore applied to the gate terminal, the high potential voltage applied to the source terminal, and a drain terminal connected to the node 1 N1. The voltage of the node 1 (N1) is applied to the first resistor R1, the gate terminal, and the drain terminal, which controls the level of the core voltage Vcore and delivers it to the node 2 (N2), and the ground voltage VSS at the source terminal. The third transistor TR2 and the gate terminal are connected to the node 1 (N1), the drain terminal is connected to the node 2 (N2), and the third transistor to which the ground voltage VSS is applied to the source terminal ( TR3).

그리고 상기 구동부(120)는 상기 노드 2(N2)에 인가되는 전압을 입력으로 하여 직렬 연결된 짝수 개의 인버터로 구성된다.In addition, the driver 120 includes an even number of inverters connected in series by inputting a voltage applied to the node 2 (N2).

이 때 상기 고전위 전압(VPP)은 가변적인 레벨을 갖는 전압이고 상기 코어 전압(Vcore)은 일정 레벨을 갖는 전압이다. 상기 제 1 트랜지스터(TR1)는 이처럼 가변적인 상기 고전위 전압(VPP)이 목표 레벨을 초과하면 턴 온(turn on) 되는 사이즈(size)로 구현된다.In this case, the high potential voltage VPP is a voltage having a variable level and the core voltage Vcore is a voltage having a constant level. The first transistor TR1 is embodied in a size that is turned on when the variable high potential voltage VPP exceeds a target level.

상기 제 2 및 제 3 트랜지스터(TR2, TR3)는 상기 제 1 트랜지스터(TR1)의 출력 전압이 일정 레벨 이상일 때 턴 온(turn on) 되는, 같은 크기의 트랜지스터이다. 상기 고전위 전압(VPP)이 상승하기 시작하여 소정 레벨 이상이 되면 상기 제 1 트랜지스터(TR1)는 턴 온 된다. 이후 상기 노드 1(N1)의 전압이 소정 레벨 이상 더 상승하게 되면 상기 제 2 및 제 3 트랜지스터(TR2, TR3)는 턴 온 된다. 이에 따라 상기 노드 2(N2)에 인가되는 전압 레벨은 로우 레벨(Low Level)이 된다. 따라서 상기 고전위 전압 인에이블 신호(VPP_enb)는 로우 레벨이 된다.The second and third transistors TR2 and TR3 are transistors of the same size that are turned on when the output voltage of the first transistor TR1 is higher than or equal to a predetermined level. When the high potential voltage VPP starts to rise and reaches a predetermined level or more, the first transistor TR1 is turned on. Thereafter, when the voltage of the node 1 (N1) rises further by a predetermined level or more, the second and third transistors TR2 and TR3 are turned on. Accordingly, the voltage level applied to the node 2 N2 becomes a low level. Therefore, the high potential voltage enable signal VPP_enb is at a low level.

그러나 상기 고전위 전압(VPP)이 소정 레벨 이하일 때에는 상기 제 1 트랜지스터(TR1)가 턴 오프(turn off) 된다. 따라서 상기 노드 1(N1)의 전압 레벨은 하강하게 되고 이에 따라 상기 제 2 및 제 3 트랜지스터(TR2, TR3) 또한 턴 오프 된다. 이후 상기 노드 2(N2)에는 하이 레벨(High Level)의 전압이 인가되고 상기 고전위 전압 인에이블 신호(VPP_enb)는 하이 레벨로 인에이블 된다.However, when the high potential voltage VPP is below a predetermined level, the first transistor TR1 is turned off. Therefore, the voltage level of the node 1 (N1) is lowered and thus the second and third transistors TR2 and TR3 are also turned off. Thereafter, a high level voltage is applied to the node 2 N2, and the high potential voltage enable signal VPP_enb is enabled to a high level.

즉 상기 고전위 전압(VPP)이 목표 레벨 이하인 것이 감지되면 상기 고전위 전압 인에이블 신호(VPP_enb)가 인에이블 되어 상기 고전위 전압 펌프(20)를 동작시키고 상기 고전위 전압(VPP)이 목표 레벨 이하인 것이 감지되면 상기 고전위 전압 인에이블 신호(VPP_enb)가 디스에이블 되어 상기 고전위 전압 펌프(20)의 동작을 중지시키는 것이다.That is, when it is detected that the high potential voltage VPP is lower than or equal to a target level, the high potential voltage enable signal VPP_enb is enabled to operate the high potential voltage pump 20 and the high potential voltage VPP is at a target level. When it is detected to be less than or equal to the high potential voltage enable signal VPP_enb is disabled to stop the operation of the high potential voltage pump 20.

반도체 메모리 장치는 여러 가지 온도 조건에서 사용될 수 있다. 일반적으로 반도체 메모리 장치 내의 트랜지스터들은 저온 상황에서는 문턱 전압(Threshold Voltage)이 높아지고 상기 고전위 전압(VPP)의 레벨이 낮아지며, 고온 상황에서는 문턱 전압이 낮아지고 상기 고전위 전압(VPP)의 레벨이 높아지는 특성 변화를 겪는다. 셀 트랜지스터의 경우 워드라인을 활성화시키는 상기 고전위 전압(VPP)의 인에이블 여부에 따라 턴 온(turn on) 또는 턴 오프(turn off) 되는데, 이 때 온도가 상승하면 상기 셀 트랜지스터의 문턱 전압이 낮아지고 상기 고전위 전압(VPP)의 레벨이 높아지므로 데이터 손실 등의 오동작이 발생할 가능성이 생긴다. 또한 온도가 하강하면 상기 셀 트랜지스터의 문턱 전압이 높아지고 상기 고전위 전압(VPP)의 레벨이 낮아지므로 데이터 입출력이 용이하게 이루어지지 않는 문제점이 생긴다. 그러나 현재까지는 온도에 따라 내부 전압의 레벨을 다르게 제어하지 못하여 상술한 문제점이 그대로 존재해 왔다.The semiconductor memory device can be used at various temperature conditions. In general, transistors in a semiconductor memory device have a high threshold voltage and a low level of the high potential voltage VPP in a low temperature situation, and a low threshold voltage and a high level of the high potential voltage VPP in a high temperature condition. Undergoes a characteristic change. In the case of a cell transistor, it is turned on or off depending on whether the high potential voltage VPP that activates a word line is turned on. When the temperature rises, the threshold voltage of the cell transistor is increased. Since the voltage is lowered and the level of the high potential voltage VPP is increased, a malfunction such as data loss may occur. In addition, when the temperature decreases, the threshold voltage of the cell transistor is increased and the level of the high potential voltage VPP is lowered. Therefore, data input / output is not easily performed. However, until now, the above-described problem has not existed because the level of the internal voltage cannot be controlled differently according to the temperature.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 온도 조건에 따라 내부 전압을 생성하는 펌프의 동작 시간을 다르게 부여함으로써 내부 전압의 목표 레벨을 제어하여 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 반도체 메모리 장치의 내부 전압 생성 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and is generated according to a change in temperature conditions by controlling a target level of an internal voltage by giving an operating time of a pump generating an internal voltage differently according to a temperature condition of a semiconductor memory device. SUMMARY OF THE INVENTION There is a technical problem to provide an internal voltage generation circuit and method for a semiconductor memory device which prevents malfunction due to a change in characteristics of a transistor.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로는, 내부 전압의 레벨을 감지하여 감지된 내부 전압 레벨과 온도 정보 제공 모듈이 제공하는 온도 정보에 대응되는 내부 전압 인에이블 신호를 생성하여 출력하는 내부 전압 감지 수단; 및 상기 내부 전압 인에이블 신호의 인에이블 여부에 대응하여 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프;를 포함하는 것을 특징으로 한다.The internal voltage generation circuit of the semiconductor memory device of the present invention for achieving the above technical problem, the internal voltage enable corresponding to the sensed internal voltage level and the temperature information provided by the temperature information providing module Internal voltage sensing means for generating and outputting a signal; And an internal voltage pump configured to perform a pumping operation of the internal voltage in response to whether the internal voltage enable signal is enabled.

또한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로는, 온도 정보 제공 모듈이 소정 온도보다 높은 온도를 감지하면 소정 시간보다 짧은 시간 동안 인에이블 되는 내부 전압 인에이블 신호를 생성하고, 상기 온도 정보 제공 모듈이 상기 소정 온도보다 낮은 온도를 감지하면 상기 소정 시간보다 긴 시간 동안 인에이블 되는 상기 내부 전압 인에이블 신호를 생성하는 내부 전압 감지 수단; 및 상기 내부 전압 인에이블 신호가 인에이블 되는 시간 동안 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프;를 포함하는 것을 특징으로 한다.In addition, the internal voltage generation circuit of the semiconductor memory device of the present invention generates an internal voltage enable signal that is enabled for a time shorter than a predetermined time when the temperature information providing module senses a temperature higher than a predetermined temperature, and the temperature information providing module Internal voltage sensing means for generating the internal voltage enable signal enabled for a time longer than the predetermined time when sensing a temperature lower than the predetermined temperature; And an internal voltage pump configured to perform a pumping operation of the internal voltage during the time when the internal voltage enable signal is enabled.

그리고 본 발명의 반도체 메모리 장치의 내부 전압 생성 방법은, a)내부 전 압의 레벨을 감지하여 목표 레벨을 설정하는 단계; b)온도 환경에 따른 온도 정보의 지시에 따라 상기 목표 레벨을 재설정하는 단계; c)상기 재설정된 목표 레벨에 따라 내부 전압 인에이블 신호의 인에이블 타임을 제어하는 단계; 및 d)상기 내부 전압 인에이블 신호의 지시에 따라 상기 내부 전압의 펌핑을 수행하는 단계;를 포함하는 것을 특징으로 한다.The internal voltage generation method of the semiconductor memory device may include: a) setting a target level by sensing a level of an internal voltage; b) resetting the target level according to the indication of the temperature information according to the temperature environment; c) controlling an enable time of an internal voltage enable signal according to the reset target level; And d) performing the pumping of the internal voltage according to the indication of the internal voltage enable signal.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 고전위 전압 생성 회로의 구성을 나타낸 블록도로서, 내부 전압으로 고전위 전압(VPP)이 사용되는 것을 예로 들어 나타낸 것이다.3 is a block diagram illustrating a configuration of a high potential voltage generating circuit of a semiconductor memory device according to an exemplary embodiment of the present invention, and illustrates an example in which a high potential voltage VPP is used as an internal voltage.

상기 고전위 전압 생성 회로는 현재의 온도를 측정하여 온도 환경에 따른 제 1 및 제 2 온도 정보(t1, t2)를 생성하는 온도 정보 제공 모듈(30), 고전위 전압(VPP)의 레벨을 감지하여 감지된 상기 고전위 전압(VPP) 레벨과 상기 제 1 및 제 2 온도 정보(t1, t2)에 대응되는 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하는 고전위 전압 감지 수단(40) 및 상기 고전위 전압 인에이블 신호(VPP_enb)의 인에이블 여부에 대응하여 상기 고전위 전압(VPP)의 펌핑 동작을 수행하는 고전위 전압 펌프(20)로 구성된다.The high voltage generator generates a temperature information providing module 30 that generates first and second temperature information t1 and t2 according to a temperature environment by measuring a current temperature, and detects a level of a high potential voltage VPP. The high potential voltage detection means 40 generating and outputting a high potential voltage enable signal VPP_enb corresponding to the detected high potential voltage level VPP and the first and second temperature information t1 and t2. And a high potential voltage pump 20 performing a pumping operation of the high potential voltage VPP in response to whether the high potential voltage enable signal VPP_enb is enabled.

이 때 상기 온도 정보 제공 모듈(30)은 TCSR(Temperature Compensated Self Refresh)와 MRS(Mode Resistor Set) 등으로 구현 가능하나 이에 한정되지는 않는 다.In this case, the temperature information providing module 30 may be implemented as a Temperature Compensated Self Refresh (TCSR) and a Mode Resistor Set (MRS), but is not limited thereto.

그리고 상기 온도 정보 제공 모듈(30)이 생성하는 온도 정보는 두 개에 국한되지 않으나 설명의 편의를 위해 상술한 바와 같이 두 개라 가정하기로 한다.In addition, the temperature information generated by the temperature information providing module 30 is not limited to two, but for convenience of explanation, it will be assumed to be two as described above.

또한 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨(High Level)이면 인에이블 된 것이고 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨(Low Level)이면 디스에이블 된 것이라 칭하기로 한다.In addition, when the high potential voltage enable signal VPP_enb is High Level, it is enabled, and when the high potential voltage enable signal VPP_enb is Low Level, it is called disabled.

상기 온도 정보 제공 모듈(30)은 현재의 온도 상황을 파악하여 상기 제 1 및 제 2 온도 정보(t1, t2)를 생성한다. 이후 상기 제 1 및 제 2 온도 정보(t1, t2)의 조합은 현재의 온도 상황을 상기 고전위 전압 감지 수단(40)에 전달하여 현재의 온도 상황과 새롭게 설정되는 상기 고전위 전압(VPP)의 목표 레벨에 맞는 동작을 지시한다. 예를 들어, 현재의 온도가 높아 상기 고전위 전압(VPP)의 목표 레벨을 낮추어야 할 때 상기 제 1 및 제 2 온도 정보(t1, t2)의 조합은 (1, 1)이 되고 현재의 온도가 낮아 상기 고전위 전압(VPP)의 목표 레벨을 높여야 할 때 상기 제 1 및 제 2 온도 정보(t1, t2)의 조합은 (0, 0)이 된다. 상기 제 1 및 제 2 온도 정보(t1, t2)의 조합이 (1, 0)이면 상기 고전위 전압(VPP)의 목표 레벨은 변화하지 않는다.The temperature information providing module 30 determines the current temperature situation and generates the first and second temperature information t1 and t2. Then, the combination of the first and second temperature information t1 and t2 transmits a current temperature situation to the high potential voltage sensing means 40 to determine the current temperature situation and the newly set high potential voltage VPP. Instructs the operation according to the target level. For example, when the current temperature is high and the target level of the high potential voltage VPP needs to be lowered, the combination of the first and second temperature information t1 and t2 becomes (1, 1) and the current temperature becomes When the target level of the high potential voltage VPP needs to be increased, the combination of the first and second temperature information t1 and t2 becomes (0, 0). If the combination of the first and second temperature information t1 and t2 is (1, 0), the target level of the high potential voltage VPP does not change.

상기 고전위 전압 감지 수단(40)은 상기 고전위 전압(VPP)의 레벨을 감지하여 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 낮으면 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하고, 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 높으면 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생 성하여 출력한다.The high potential voltage detecting means 40 detects the level of the high potential voltage VPP, and when the detected level of the high potential voltage VPP is lower than a target level, the high potential voltage enable signal VPP_enb is generated. Generates and outputs a signal. When the detected high potential voltage VPP is higher than a target level, a low level high potential voltage enable signal VPP_enb is generated and output.

이 때 상기 제 1 및 제 2 온도 정보(t1, t2)가 상기 고전위 전압(VPP)의 목표 레벨을 높게 설정하면 상기 고전위 전압 감지 수단(40)은 상기 목표 레벨을 높게 설정하기 이전에 비해 상기 고전위 전압 인에이블 신호(VPP_enb)의 인에이블 타임을 길게 생성하여 출력한다. 반대로 상기 제 1 및 제 2 온도 정보(t1, t2)가 상기 고전위 전압(VPP)의 목표 레벨을 낮게 설정하면 상기 고전위 전압 감지 수단(40)은 상기 목표 레벨을 낮게 설정하기 이전에 비해 상기 고전위 전압 인에이블 신호(VPP_enb)의 인에이블 타임을 짧게 생성하여 출력한다.At this time, if the first and second temperature information t1 and t2 set the target level of the high potential voltage VPP high, the high potential voltage sensing means 40 is higher than before setting the target level higher. A long enable time of the high potential voltage enable signal VPP_enb is generated and output. On the contrary, when the first and second temperature information t1 and t2 set the target level of the high potential voltage VPP to be low, the high potential voltage sensing means 40 compares the target level with the previous level. The enable time of the high potential voltage enable signal VPP_enb is shortly generated and output.

이후 상기 고전위 전압 펌프(20)는 상기 고전위 전압 감지 수단(40)으로부터 전달되는 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨이면 상기 고전위 전압(VPP)의 레벨을 높이기 위한 펌핑 동작을 수행하고, 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨이면 펌핑 동작을 중지한다. 상기 고전위 전압 펌프(20)가 펌핑 동작을 중지하면 상기 고전위 전압(VPP)의 레벨은 시간의 흐름에 따라 조금씩 떨어지게 된다.Thereafter, the high potential voltage pump 20 performs a pumping operation to increase the level of the high potential voltage VPP when the high potential voltage enable signal VPP_enb transmitted from the high potential voltage sensing means 40 is at a high level. If the high potential voltage enable signal VPP_enb is at a low level, the pumping operation is stopped. When the high potential voltage pump 20 stops the pumping operation, the level of the high potential voltage VPP gradually decreases with time.

도 4는 도 3에 도시한 고전위 전압 감지 수단의 내부 구성도이다.4 is a diagram illustrating an internal configuration of the high potential voltage sensing unit shown in FIG. 3.

도시한 바와 같이, 상기 고전위 전압(VPP)과 코어 전압(Vcore)의 레벨을 비교하는 비교부(410), 상기 제 1 및 제 2 온도 정보(t1, t2)의 입력에 대응하여 상기 고전위 전압(VPP)의 목표 레벨을 하강시키도록 상기 비교부(410)를 제어하는 제 1 제어부(420), 상기 제 1 및 제 2 온도 정보(t1, t2)의 입력에 대응하여 상기 고전위 전압(VPP)의 목표 레벨을 상승시키도록 상기 비교부(410)를 제어하는 제 2 제 어부(430) 및 상기 비교부(410)로부터 출력되는 신호를 구동하여 상기 고전위 전압 인에이블 신호(VPP_enb)를 출력하는 구동부(440)로 구성된다.As shown, the comparator 410 for comparing the level of the high potential voltage VPP and the core voltage Vcore and the high potential in response to the input of the first and second temperature information t1 and t2. The first control unit 420 for controlling the comparator 410 to lower the target level of the voltage VPP, and the high potential voltage in response to the input of the first and second temperature information t1 and t2. The second control unit 430 controlling the comparator 410 and the signal output from the comparator 410 are driven to increase the target level of the VPP, thereby providing the high potential voltage enable signal VPP_enb. The driving unit 440 is configured to output.

이 때 상기 비교부(410)는 게이트 단에 상기 코어 전압(Vcore)이 인가되고 소스 단에 상기 고전위 전압이 인가되며 드레인 단이 노드 3(N3)과 연결되는 제 4 트랜지스터(TR4), 상기 코어 전압(Vcore)의 레벨을 제어하여 노드 4(N4)에 전달하는 제 2 저항(R2), 게이트 단과 드레인 단에 상기 노드 3(N3)의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 5 트랜지스터(TR5) 및 게이트 단이 상기 노드 3(N3)과 연결되고 드레인 단이 상기 노드 4(N4)와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 6 트랜지스터(TR6)로 구성된다.In this case, the comparator 410 has a fourth transistor TR4 having the core voltage Vcore applied to the gate terminal, the high potential voltage applied to the source terminal, and a drain terminal connected to the node 3 N3. The voltage of the node 3 (N3) is applied to the second resistor R2, the gate terminal, and the drain terminal, which controls the level of the core voltage Vcore and delivers it to the node 4 (N4), and the ground voltage VSS is applied to the source terminal. A fifth transistor TR6 to which an applied fifth transistor TR5 and a gate terminal are connected to the node 3 (N3), a drain terminal is connected to the node 4 (N4), and a ground voltage VSS is applied to a source terminal. It consists of

그리고 상기 제 1 제어부(420)는 상기 제 1 및 제 2 온도 정보(t1, t2)를 입력으로 하는 낸드게이트(ND) 및 게이트 단에 상기 낸드게이트(ND)의 출력 신호가 입력되고 소스 단에 상기 고전위 전압(VPP)이 인가되며 드레인 단이 상기 비교부(410)의 상기 노드 3(N3)과 연결되는 제 7 트랜지스터(TR7)로 구성된다.In addition, the first control unit 420 receives an output signal of the NAND gate ND at a NAND gate ND and a gate terminal of the first and second temperature information t1 and t2. The high potential voltage VPP is applied and a drain terminal includes a seventh transistor TR7 connected to the node 3 N3 of the comparator 410.

또한 상기 제 2 제어부(430)는 상기 제 1 및 제 2 온도 정보(t1, t2)를 입력으로 하는 노어게이트(NR), 상기 노어게이트(NR)의 출력 신호를 반전시키는 인버터(IV) 및 게이트 단에 상기 인버터(INV)의 출력 신호가 입력되고 소스 단에 상기 코어 전압(Vcore)이 인가되며 드레인 단이 상기 노드 4(N4)와 연결되는 제 8 트랜지스터(TR8)로 구성된다.In addition, the second control unit 430 may include a NOR gate NR for inputting the first and second temperature information t1 and t2, an inverter IV for inverting an output signal of the NOR gate NR, and a gate. The output signal of the inverter INV is input to the terminal, the core voltage Vcore is applied to the source terminal, and the drain terminal includes an eighth transistor TR8 connected to the node 4 N4.

마지막으로 상기 구동부(440)는 상기 노드 4(N4)에 인가되는 전압을 입력으로 하여 직렬 연결된 짝수 개의 인버터로 구성된다.Finally, the driving unit 440 is composed of an even number of inverters connected in series by inputting a voltage applied to the node 4 (N4).

이 때 상기 고전위 전압(VPP)은 가변적인 레벨을 갖는 전압이고 상기 코어 전압(Vcore)은 일정 레벨을 갖는 전압이다. 상기 제 4 트랜지스터(TR4)는 이처럼 가변적인 상기 고전위 전압(VPP)이 목표 레벨을 초과하면 턴 온 되는 사이즈로 구현된다. 상기 제 5 및 제 6 트랜지스터(TR5, TR6)는 상기 노드 3(N3)에 인가되는 전압이 일정 레벨 이상일 때 턴 온 되는, 같은 크기의 트랜지스터이다.In this case, the high potential voltage VPP is a voltage having a variable level and the core voltage Vcore is a voltage having a constant level. The fourth transistor TR4 is implemented to have a size that is turned on when the variable high potential voltage VPP exceeds a target level. The fifth and sixth transistors TR5 and TR6 are transistors of the same size that are turned on when the voltage applied to the node 3 N3 is higher than or equal to a predetermined level.

상기 반도체 메모리 장치가 놓인 온도 환경이 소정 온도 이상이 되면 상기 온도 정보 제공 모듈(20)로부터 상기 제 1 및 제 2 온도 정보(t1, t2)가 (1, 1)의 조합으로 출력된다. 상기 제 1 및 제 2 온도 정보(t1, t2)가 상기 제 1 제어부(420)의 상기 낸드게이트(ND)에 입력되면 상기 낸드게이트(ND)의 출력 신호는 로우 레벨이 되어 상기 제 7 트랜지스터(TR7)를 턴 온 시킨다. 이에 따라 상기 고전위 전압(VPP)이 상기 노드 3(N3)에 공급되어 상기 노드 3(N3)의 전위 레벨을 상승시킨다. 상기 노드 3(N3)의 전위 레벨이 일정 레벨 이상 상승하면 상기 제 5 및 제 6 트랜지스터(TR5, TR6)는 턴 온 된다. 상기 제 5 및 제 6 트랜지스터(TR5, TR6)가 턴 온 되면 상기 노드 4(N4)의 전위 레벨이 하강하여 상기 구동부(440)를 거쳐 출력되는 상기 고전위 전압 인에이블 신호(VPP_enb)는 디스에이블 된다.When the temperature environment in which the semiconductor memory device is placed is greater than or equal to a predetermined temperature, the first and second temperature information t1 and t2 are output from the temperature information providing module 20 as a combination of (1, 1). When the first and second temperature information t1 and t2 are input to the NAND gate ND of the first control unit 420, the output signal of the NAND gate ND is at a low level so that the seventh transistor ( Turn on TR7). Accordingly, the high potential voltage VPP is supplied to the node 3 N3 to raise the potential level of the node 3 N3. When the potential level of the node 3 N3 rises by a predetermined level or more, the fifth and sixth transistors TR5 and TR6 are turned on. When the fifth and sixth transistors TR5 and TR6 are turned on, the potential level of the node 4 N4 is lowered, and the high potential voltage enable signal VPP_enb output through the driver 440 is disabled. do.

이 때 상기 제 2 제어부(430)의 상기 제 8 트랜지스터(TR8)에는 하이 레벨의 신호가 공급되어 턴 오프 되므로 상기 제 2 제어부(430)는 상기 고전위 전압 인에이블 신호(VPP_enb)에 아무런 영향을 미치지 못한다.At this time, since the high level signal is supplied to the eighth transistor TR8 of the second controller 430 and turned off, the second controller 430 has no influence on the high potential voltage enable signal VPP_enb. Can't reach

상기 고전위 전압(VPP)이 상기 코어 전압(Vcore)보다 일정 레벨 이상 높을 때에는 상기 비교부(410)의 상기 제 4 트랜지스터(TR4)가 턴 온 되므로 상기 노드 3(N3)에는 상기 제 4 트랜지스터(TR4)를 통해 상기 고전위 전압(VPP)이 전달된다. 이 때의 상기 비교부(410)와 제 1 제어부(420)는 상기 고전위 전압(VPP)의 레벨을 낮추기 위한 동작을 하게 된다.When the high potential voltage VPP is higher than the core voltage Vcore by a predetermined level or more, the fourth transistor TR4 of the comparator 410 is turned on. The high potential voltage VPP is transmitted through TR4). At this time, the comparison unit 410 and the first control unit 420 operate to lower the level of the high potential voltage VPP.

그러나 상기 고전위 전압(VPP)이 상기 코어 전압(Vcore)보다 일정 레벨 이상 높지 않을 때에는 상기 제 4 트랜지스터(TR4)가 턴 오프 된다. 따라서 이 때 상기 노드 3(N3)의 전위 레벨은 상기 제 1 제어부(420)의 영향을 받아 상기 제 1 제어부(420)로부터 상기 노드 3(N3)에 전달되는 상기 고전위 전압(VPP)에 의해 상기 고전위 전압 인에이블 신호(VPP_enb)가 디스에이블 된다. 즉 상기 비교부(410)에 설정된 상기 고전위 전압(VPP)의 목표 레벨보다 상기 제 1 제어부(420)에 설정된 상기 고전위 전압(VPP)의 목표 레벨이 낮으므로 상기 제 1 제어부(420)의 동작에 의해 상기 고전위 전압 인에이블 신호(VPP_enb)의 디스에이블 타임이 상기 제 1 제어부(420)가 구비되지 않은 경우에 비해 더 길어지게 되었다. 이와 같이 온도가 높을 때에는 상기 제 1 제어부(420)에 의해 상기 고전위 전압(VPP)의 목표 레벨을 낮추는 동작이 수행된다.However, when the high potential voltage VPP is not higher than the core voltage Vcore by a predetermined level or more, the fourth transistor TR4 is turned off. Therefore, at this time, the potential level of the node 3 (N3) is influenced by the first control unit 420 by the high potential voltage VPP transferred from the first control unit 420 to the node 3 (N3). The high potential voltage enable signal VPP_enb is disabled. That is, since the target level of the high potential voltage VPP set in the first controller 420 is lower than the target level of the high potential voltage VPP set in the comparison unit 410, By the operation, the disable time of the high potential voltage enable signal VPP_enb is longer than when the first controller 420 is not provided. As such, when the temperature is high, an operation of lowering the target level of the high potential voltage VPP is performed by the first controller 420.

상기 반도체 메모리 장치가 놓인 온도 환경이 소정 온도가 되면 상기 온도 정보 제공 모듈(20)로부터 상기 제 1 및 제 2 온도 정보(t1, t2)가 (1, 0)의 조합으로 출력된다. 상기 제 1 및 제 2 온도 정보(t1, t2)가 상기 제 1 제어부(420)의 상기 낸드게이트(ND)에 입력되면 상기 낸드게이트(ND)의 출력 신호는 하이 레벨이 되어 상기 제 7 트랜지스터(TR7)를 턴 오프 시킨다. 그리고 상기 제 1 및 제 2 온도 정보(t1, t2)가 상기 제 2 제어부(430)의 상기 노어게이트(NR)에 입력되면 상기 제 8 트랜지스터(TR8)의 입력 신호는 하이 레벨이 되므로 상기 제 8 트랜지스터(TR8)는 턴 오프 된다. 이 때에는 상기 고전위 전압 감지 수단(40)은 상기 비교부(410)와 상기 구동부(440)의 동작만으로 상기 고전위 전압 인에이블 신호(VPP_enb)를 생성한다.When the temperature environment in which the semiconductor memory device is placed reaches a predetermined temperature, the first and second temperature information t1 and t2 are output from the temperature information providing module 20 as a combination of (1, 0). When the first and second temperature information t1 and t2 are input to the NAND gate ND of the first controller 420, the output signal of the NAND gate ND becomes a high level so that the seventh transistor ( Turn off TR7). When the first and second temperature information t1 and t2 are input to the NOR gate NR of the second control unit 430, the input signal of the eighth transistor TR8 is at a high level, so that the eighth Transistor TR8 is turned off. In this case, the high potential voltage sensing means 40 generates the high potential voltage enable signal VPP_enb only by the operation of the comparator 410 and the driver 440.

상기 고전위 전압(VPP)이 상기 코어 전압(Vcore)에 비해 일정 레벨 이상 높으면 상기 제 4 트랜지스터(TR4)가 턴 온 되므로 상기 노드 3(N3)의 전위 레벨이 상승하여 상기 제 5 및 제 6 트랜지스터(TR5, TR6)가 턴 온 된다. 따라서 상기 노드 4(N4)의 전위 레벨은 로우 레벨이 되고 상기 고전위 전압 인에이블 신호(VPP_enb)는 디스에이블 된다. 그러나 상기 고전위 전압(VPP)이 상기 코어 전압(Vcore)에 비해 일정 레벨 이상 높지 않으면 상기 제 4 트랜지스터(TR4)가 턴 오프 되므로 상기 노드 3(N3)의 전위 레벨이 하강하여 상기 제 5 및 제 6 트랜지스터(TR5, TR6)는 턴 오프 된다. 따라서 상기 노드 4(N4)의 전위 레벨은 하이 레벨이 되고 상기 고전위 전압 인에이블 신호(VPP_enb)는 인에이블 된다.When the high potential voltage VPP is higher than the core voltage Vcore by a predetermined level or more, since the fourth transistor TR4 is turned on, the potential level of the node 3 N3 is increased to increase the fifth and sixth transistors. (TR5, TR6) turns on. Accordingly, the potential level of the node 4 (N4) becomes a low level and the high potential voltage enable signal VPP_enb is disabled. However, when the high potential voltage VPP is not higher than the core voltage Vcore by a predetermined level or more, the fourth transistor TR4 is turned off, so that the potential level of the node 3 N3 is lowered to thereby reduce the fifth and the fifth voltages. The six transistors TR5 and TR6 are turned off. Accordingly, the potential level of the node 4 (N4) becomes a high level and the high potential voltage enable signal VPP_enb is enabled.

상기 반도체 메모리 장치가 놓인 환경이 소정 온도 이하가 되면 상기 온도 정보 제공 모듈(20)로부터 상기 제 1 및 제 2 온도 정보(t1, t2)가 (0, 0)의 조합으로 출력된다. 상기 제 1 및 제 2 온도 정보(t1, t2)가 상기 제 2 제어부(430)의 상기 노어게이트(NR)에 입력되면 상기 노어게이트(NR)의 출력 신호는 로우 레벨이 되어 상기 제 8 트랜지스터(TR8)를 턴 온 시킨다. 이에 따라 상기 코어 전압(Vcore)이 상기 노드 4(N4)에 공급되어 상기 노드 4(N4)의 전위 레벨을 상승시킨다. 따라서 상기 고전위 전압 인에이블 신호(VPP_enb)는 인에이블 된다.When the environment in which the semiconductor memory device is placed is below a predetermined temperature, the first and second temperature information t1 and t2 are output from the temperature information providing module 20 as a combination of (0, 0). When the first and second temperature information t1 and t2 are input to the NOR gate NR of the second control unit 430, the output signal of the NOR gate NR is at a low level so that the eighth transistor ( Turn on TR8). Accordingly, the core voltage Vcore is supplied to the node 4 N4 to increase the potential level of the node 4 N4. Therefore, the high potential voltage enable signal VPP_enb is enabled.

이 때 상기 제 1 제어부(420)의 상기 제 7 트랜지스터(TR7)에는 하이 레벨의 신호가 공급되어 턴 오프 되므로 상기 제 1 제어부(420)는 상기 고전위 전압 인에이블 신호(VPP_enb)에 아무런 영향을 미치지 못한다.At this time, since the high level signal is supplied to the seventh transistor TR7 of the first controller 420 and turned off, the first controller 420 has no influence on the high potential voltage enable signal VPP_enb. Can't reach

상기 고전위 전압(VPP)이 상기 코어 전압(Vcore)보다 일정 레벨 이상 높지 않을 때에는 상기 비교부(410)의 상기 제 4 트랜지스터(TR4)가 턴 오프 되므로 상기 노드 3(N3)의 전위 레벨은 낮아진다. 이에 따라 상기 제 5 및 제 6 트랜지스터(TR5, TR6)가 턴 오프 되고 상기 노드 4(N4)의 전위 레벨은 높아지게 된다. 즉 이 때의 상기 비교부(410)와 제 2 제어부(430)는 상기 고전위 전압(VPP)의 레벨을 높이기 위한 동작을 하게 된다.When the high potential voltage VPP is not higher than the core voltage Vcore by a predetermined level or more, since the fourth transistor TR4 of the comparator 410 is turned off, the potential level of the node 3 N3 is lowered. . Accordingly, the fifth and sixth transistors TR5 and TR6 are turned off and the potential level of the node 4 N4 is increased. In this case, the comparison unit 410 and the second control unit 430 operate to increase the level of the high potential voltage VPP.

그러나 상기 고전위 전압(VPP)이 상기 코어 전압(Vcore)보다 일정 레벨 이상 높을 때에는 상기 제 4 트랜지스터(TR4)가 턴 온 된다. 따라서 이 때 상기 노드 3(N3)의 전위 레벨은 높아지게 되고 상기 제 5 및 제 6 트랜지스터(TR5, TR6)가 턴 온 됨에 따라 상기 노드 4(N4)의 전위 레벨을 낮추기 위한 동작을 하게 된다. 그러나 상기 제 2 제어부(430)로부터 하이 레벨의 전압이 상기 노드 4(N4)에 공급되므로 상기 제 2 제어부(430)가 구비되지 않은 경우에 비해 상기 고전위 전압 인에이블 신호(VPP)의 인에이블 타임이 길어지게 된다. 상기 고전위 전압(VPP)의 레벨 상승에 따라 상기 제 5 및 제 6 트랜지스터(TR5, TR6)에 흐르는 전류의 양이 매우 커져서 상기 노드 4(N4)의 전위 레벨이 일정 레벨 이하로 낮아질 때까지 상기 고전위 전압 인에이블 신호(VPP)는 인에이블 된다. 즉 상기 비교부(410)에 설정된 상기 고전위 전압(VPP)의 목표 레벨보다 상기 제 2 제어부(430)에 설정된 상기 고전위 전 압(VPP)의 목표 레벨이 높으므로 상기 제 2 제어부(430)의 동작에 의해 상기 고전위 전압(VPP)의 인에이블 타임이 상기 제 2 제어부(430)가 구비되지 않았을 때보다 더 길어지게 되었다. 이와 같이 온도가 낮을 때에는 상기 제 2 제어부(430)에 의해 상기 고전위 전압(VPP)의 목표 레벨을 높이는 동작이 수행된다.However, when the high potential voltage VPP is higher than the core voltage Vcore by a predetermined level or more, the fourth transistor TR4 is turned on. Therefore, at this time, as the potential level of the node 3 (N3) becomes high and the fifth and sixth transistors TR5 and TR6 are turned on, an operation for lowering the potential level of the node 4 (N4) is performed. However, since the high level voltage is supplied from the second controller 430 to the node 4 (N4), the high potential voltage enable signal VPP is enabled as compared with the case where the second controller 430 is not provided. The time will be longer. As the level of the high potential voltage VPP rises, the amount of current flowing through the fifth and sixth transistors TR5 and TR6 becomes very large until the potential level of the node 4 N4 becomes lower than a predetermined level. The high potential voltage enable signal VPP is enabled. That is, since the target level of the high potential voltage VPP set in the second control unit 430 is higher than the target level of the high potential voltage VPP set in the comparison unit 410, the second control unit 430. By the operation of the enable time of the high potential voltage (VPP) is longer than when the second control unit 430 is not provided. As such, when the temperature is low, the second controller 430 performs an operation of raising the target level of the high potential voltage VPP.

상술한 바와 같이 반도체 메모리 장치가 놓인 온도 환경이 고온 상황이면 상기 고전위 전압(VPP)의 목표 레벨을 낮추고 저온 상황이면 상기 고전위 전압(VPP)의 목표 레벨을 높임으로써 온도 변화에 따른 셀 트랜지스터의 문턱 전압 변화로 인한 오동작을 방지할 수 있게 되었다. 즉 문턱 전압이 낮아진 셀 트랜지스터에는 낮은 레벨의 상기 고전위 전압(VPP)을 공급하고 문턱 전압이 높아진 셀 트랜지스터에는 높은 레벨의 상기 고전위 전압(VPP)을 공급하여 반도체 메모리 장치가 온도 변화에 유동적으로 대처할 수 있게 되는 것이다. 그러나 상술한 본 발명의 내부 전압 생성 회로는 상기 고전위 전압(VPP)에만 한정되지는 않으며 내부 전압을 감지한 후 펌핑 동작하여 생성하는 모든 내부 전압에 적용 가능하다.As described above, when the temperature environment where the semiconductor memory device is placed is a high temperature condition, the target level of the high potential voltage VPP is lowered. It is possible to prevent the malfunction due to the threshold voltage change. That is, the semiconductor transistor device is supplied with a high level of the high potential voltage VPP to a cell transistor having a lower threshold voltage, and a high level of the high potential voltage VPP is supplied to a cell transistor having a high threshold voltage. You will be able to cope. However, the above-described internal voltage generation circuit of the present invention is not limited to the high potential voltage VPP, and may be applied to all internal voltages generated by the pumping operation after sensing the internal voltage.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로 및 방법은 반도체 메모리 장치의 온도 조건에 따라 내부 전압을 생성하는 펌프의 동작 시간을 다르게 부여함으로써 내부 전압의 목표 레벨을 제어하여 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 효과가 있다.The internal voltage generation circuit and method of the semiconductor memory device of the present invention described above change the temperature condition by controlling the target level of the internal voltage by giving different operating time of the pump for generating the internal voltage according to the temperature condition of the semiconductor memory device. Therefore, there is an effect of preventing a malfunction due to a change in characteristics of the transistor generated.

Claims (19)

내부 전압의 레벨을 감지하여 감지된 내부 전압 레벨과 온도 정보 제공 모듈이 제공하는 온도 정보에 대응되는 내부 전압 인에이블 신호를 생성하여 출력하는 내부 전압 감지 수단; 및Internal voltage sensing means for sensing a level of the internal voltage to generate and output an internal voltage enable signal corresponding to the sensed internal voltage level and temperature information provided by the temperature information providing module; And 상기 내부 전압 인에이블 신호의 인에이블 여부에 대응하여 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프;An internal voltage pump configured to perform a pumping operation of the internal voltage in response to whether the internal voltage enable signal is enabled; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 내부 전압 감지 수단은,The internal voltage detection means, 상기 내부 전압과 제 1 전압을 비교하는 비교부;A comparator for comparing the internal voltage with a first voltage; 상기 온도 정보의 입력에 대응하여 상기 내부 전압의 목표 레벨을 하강시키도록 상기 비교부를 제어하는 제 1 제어부;A first controller configured to control the comparator to lower a target level of the internal voltage in response to the input of the temperature information; 상기 온도 정보의 입력에 대응하여 상기 내부 전압의 목표 레벨을 상승시키도록 상기 비교부를 제어하는 제 2 제어부; 및A second controller configured to control the comparator to increase a target level of the internal voltage in response to the input of the temperature information; And 상기 비교부로부터 출력되는 신호를 구동하여 상기 내부 전압 인에이블 신호를 출력하는 구동부;A driver for driving the signal output from the comparator to output the internal voltage enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회 로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 비교부는,The comparison unit, 게이트 단에 상기 제 1 전압이 인가되고 소스 단에 상기 내부 전압이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 트랜지스터;A first transistor having a first voltage applied to a gate terminal, an internal voltage applied to a source terminal, and a drain terminal connected to a first node; 상기 제 1 전압의 레벨을 제어하여 제 2 노드에 전달하는 저항;A resistor controlling the level of the first voltage to transfer it to a second node; 게이트 단과 드레인 단에 상기 제 1 노드의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 2 트랜지스터; 및A second transistor to which a voltage of the first node is applied to a gate terminal and a drain terminal and a ground voltage VSS is applied to a source terminal; And 게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 3 트랜지스터;A third transistor having a gate terminal connected to the first node, a drain terminal connected to the second node, and a ground voltage VSS applied to a source terminal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 제어부는,The first control unit, 상기 온도 정보를 입력으로 하는 낸드게이트; 및A NAND gate as the input of the temperature information; And 게이트 단에 상기 낸드게이트의 출력 신호가 입력되고 소스 단에 상기 내부 전압이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 4 트랜지스터;A fourth transistor having an output signal of the NAND gate input at a gate end thereof, an internal voltage applied at a source end thereof, and a drain end thereof connected to the first node; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회 로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 제어부는,The second control unit, 상기 온도 정보를 입력으로 하는 노어게이트; 및A NOR gate for inputting the temperature information; And 게이트 단에 상기 노어게이트의 출력 신호가 입력되고 소스 단에 상기 제 1 전압이 인가되며 드레인 단이 상기 제 2 노드와 연결되는 제 5 트랜지스터;A fifth transistor having an output signal of the NOR gate input to a gate terminal, the first voltage applied to a source terminal, and a drain terminal connected to the second node; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 구동부는 상기 제 2 노드에 인가되는 전압을 입력으로 하여 직렬 연결된 짝수 개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.And the driving unit includes an even number of inverters connected in series with a voltage applied to the second node as an input. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 내부 전압은 고전위 전압(VPP)이고 상기 제 1 전압은 코어 전압(Vcore)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.The internal voltage is a high potential voltage (VPP) and the first voltage is a core voltage (Vcore). 온도 정보 제공 모듈이 소정 온도보다 높은 온도를 감지하면 소정 시간보다 짧은 시간 동안 인에이블 되는 내부 전압 인에이블 신호를 생성하고, 상기 온도 정보 제공 모듈이 상기 소정 온도보다 낮은 온도를 감지하면 상기 소정 시간보다 긴 시간 동안 인에이블 되는 상기 내부 전압 인에이블 신호를 생성하는 내부 전압 감지 수단; 및When the temperature information providing module senses a temperature higher than a predetermined temperature, it generates an internal voltage enable signal that is enabled for a time shorter than a predetermined time, and when the temperature information providing module detects a temperature lower than the predetermined temperature, Internal voltage sensing means for generating said internal voltage enable signal enabled for a long time; And 상기 내부 전압 인에이블 신호가 인에이블 되는 시간 동안 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프;An internal voltage pump configured to perform a pumping operation of the internal voltage during a time period when the internal voltage enable signal is enabled; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 내부 전압 감지 수단은,The internal voltage detection means, 상기 내부 전압과 제 1 전압을 비교하는 비교부;A comparator for comparing the internal voltage with a first voltage; 상기 온도 정보 제공 모듈이 상기 소정 온도보다 높은 온도를 감지하면 상기 내부 전압의 목표 레벨을 하강시키도록 상기 비교부를 제어하는 제 1 제어부;A first controller configured to control the comparator to lower the target level of the internal voltage when the temperature information providing module senses a temperature higher than the predetermined temperature; 상기 온도 정보 제공 모듈이 상기 소정 온도보다 낮은 온도를 감지하면 상기 내부 전압의 목표 레벨을 상승시키도록 상기 비교부를 제어하는 제 2 제어부; 및A second controller configured to control the comparator to increase a target level of the internal voltage when the temperature information providing module senses a temperature lower than the predetermined temperature; And 상기 비교부로부터 출력되는 신호를 구동하여 상기 내부 전압 인에이블 신호를 출력하는 구동부;A driver for driving the signal output from the comparator to output the internal voltage enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 비교부는,The comparison unit, 게이트 단에 상기 제 1 전압이 인가되고 소스 단에 상기 내부 전압이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 트랜지스터;A first transistor having a first voltage applied to a gate terminal, an internal voltage applied to a source terminal, and a drain terminal connected to a first node; 상기 제 1 전압의 레벨을 제어하여 제 2 노드에 전달하는 저항;A resistor controlling the level of the first voltage to transfer it to a second node; 게이트 단과 드레인 단에 상기 제 1 노드의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 2 트랜지스터; 및A second transistor to which a voltage of the first node is applied to a gate terminal and a drain terminal and a ground voltage VSS is applied to a source terminal; And 게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 3 트랜지스터;A third transistor having a gate terminal connected to the first node, a drain terminal connected to the second node, and a ground voltage VSS applied to a source terminal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 10 항에 있어서,The method of claim 10, 상기 제 1 제어부는,The first control unit, 상기 온도 정보 제공 모듈로부터 온도 정보를 입력 받는 낸드게이트; 및A NAND gate receiving temperature information from the temperature information providing module; And 게이트 단에 상기 낸드게이트의 출력 신호가 입력되고 소스 단에 상기 내부 전압이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 4 트랜지스터;A fourth transistor having an output signal of the NAND gate input at a gate end thereof, an internal voltage applied at a source end thereof, and a drain end thereof connected to the first node; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 11 항에 있어서,The method of claim 11, 상기 제 2 제어부는,The second control unit, 상기 온도 정보를 입력 받는 노어게이트; 및A nor gate for receiving the temperature information; And 게이트 단에 상기 노어게이트의 출력 신호가 입력되고 소스 단에 상기 제 1 전압이 인가되며 드레인 단이 상기 제 2 노드와 연결되는 제 5 트랜지스터;A fifth transistor having an output signal of the NOR gate input to a gate terminal, the first voltage applied to a source terminal, and a drain terminal connected to the second node; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.An internal voltage generation circuit of a semiconductor memory device comprising a. 제 10 항에 있어서,The method of claim 10, 상기 구동부는 상기 제 2 노드에 인가되는 전압을 입력으로 하여 직렬 연결된 짝수 개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.And the driving unit includes an even number of inverters connected in series with a voltage applied to the second node as an input. 제 8 항 또는 제 9 항에 있어서,The method according to claim 8 or 9, 상기 내부 전압은 고전위 전압(VPP)이고 상기 제 1 전압은 코어 전압(Vcore)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.The internal voltage is a high potential voltage (VPP) and the first voltage is a core voltage (Vcore). a) 내부 전압의 레벨을 감지하여 목표 레벨을 설정하는 단계;a) sensing a level of an internal voltage and setting a target level; b) 온도 환경에 따른 온도 정보의 지시에 따라 상기 목표 레벨을 재설정하는 단계;b) resetting the target level according to an indication of temperature information according to a temperature environment; c) 상기 재설정된 목표 레벨에 따라 내부 전압 인에이블 신호의 인에이블 타임을 제어하는 단계; 및c) controlling an enable time of an internal voltage enable signal according to the reset target level; And d) 상기 내부 전압 인에이블 신호의 지시에 따라 상기 내부 전압의 펌핑을 수행하는 단계;d) performing pumping of the internal voltage according to the indication of the internal voltage enable signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.An internal voltage generation method of a semiconductor memory device comprising a. 제 15 항에 있어서,The method of claim 15, 상기 a) 단계에서,In step a), 상기 내부 전압 레벨의 감지는 상기 내부 전압과 제 1 전압의 비교를 통해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.Sensing the internal voltage level is performed by comparing the internal voltage with a first voltage. 제 15 항에 있어서,The method of claim 15, 상기 b) 단계에서,In step b), 상기 온도 환경이 소정 온도 이상이면 상기 목표 레벨을 소정 온도일 때의 목표 레벨보다 낮게 재설정하고 상기 온도 환경이 소정 온도 이하이면 상기 목표 레벨을 소정 온도일 때의 목표 레벨보다 높게 재설정하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.When the temperature environment is above a predetermined temperature, the target level is reset to be lower than the target level at a predetermined temperature, and when the temperature environment is below a predetermined temperature, the target level is reset to be higher than the target level at a predetermined temperature. An internal voltage generation method of a semiconductor memory device. 제 17 항에 있어서,The method of claim 17, 상기 목표 레벨이 소정 온도일 때의 목표 레벨보다 낮게 재설정되면 소정 온도일 때의 인에이블 타임보다 짧은 인에이블 타임을 갖는 상기 내부 전압 인에이블 신호를 생성하고 상기 목표 레벨이 소정 온도일 때의 목표 레벨보다 높게 재설정되면 소정 온도일 때의 인에이블 타임보다 긴 인에이블 타임을 갖는 상기 내부 전압 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.When the target level is reset below the target level at the predetermined temperature, the internal voltage enable signal having an enable time shorter than the enable time at the predetermined temperature is generated, and the target level when the target level is the predetermined temperature. And generating an internal voltage enable signal having an enable time longer than an enable time at a predetermined temperature when reset higher. 제 15 항 또는 제 16 항에 있어서,The method according to claim 15 or 16, 상기 내부 전압은 고전위 전압(VPP)이고, 상기 제 1 전압은 코어 전압(Vcore)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.And the internal voltage is a high potential voltage (VPP), and the first voltage is a core voltage (Vcore).
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