KR20070079407A - 락 신호 발생 장치 및 락 신호 발생 방법 - Google Patents

락 신호 발생 장치 및 락 신호 발생 방법 Download PDF

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KR20070079407A
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김민호
강기동
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삼성전자주식회사
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Abstract

본 발명은 평균 제곱 에러(Mean Square Error)와 파워(Power)를 함께 고려하여 락 신호(Lock Signal)를 발생시키는 락 신호 발생 장치 및 락 신호 발생 방법에 관한 것이다. 본 발명에 따른 락 신호 발생 장치는 에러 계산부, 에러 비교부, 파워 계산부, 파워 비교부 및 논리 소자를 구비한다. 상기 에러 계산부는 입력 신호를 신호 처리하여 생성되는 입력 제 1 신호를 입력받아 평균 제곱 에러(Mean Square Error)를 계산한다. 상기 에러 비교부는 상기 에러 계산부에서 계산된 평균 제곱 에러값이 기준 에러값 이하인 경우에 제 1 논리 레벨의 에러 비교 신호를 출력한다. 상기 파워 계산부는 입력 신호를 신호 처리하여 생성되는 입력 제 2 신호를 입력받아 파워(Power)를 계산한다. 상기 파워 비교부는 상기 파워 계산부에서 계산된 파워값이 기준 파워값 이상인 경우에 제 1 논리 레벨의 파워 비교 신호를 출력한다. 상기 논리 소자는 상기 에러 비교 신호와 상기 파워 비교 신호의 논리 레벨이 모두 상기 제 1 논리 레벨인 경우에 락 신호(Lock Signal)를 출력한다.
QPSK, 등화기, 락 신호(Lock Signal), 파워(Power)

Description

락 신호 발생 장치 및 락 신호 발생 방법{Apparatus and method for generating Lock Signal in a QPSK demodulator}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 QPSK 복조기를 포함하는 수신단을 나타내는 블럭도이다.
도 2는 도 1의 QPSK 복조기(108) 블럭을 상세하게 나타낸 도면이다.
도 3은 도 2의 등화기(222) 블럭을 상세하게 나타낸 도면이다.
도 4는 본 발명의 바람직한 실시예에 따른 락 신호 발생 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 바람직한 실시예에 따른 락 신호 발생 장치를 좀 더 자세하게 나타내는 도면이다.
< 도면의 참조 번호에 대한 설명 >
102: 헤드엔드 104: 튜너
106: VSB/QAM 복조기 108: QPSK 복조기
110: QPSK 변조기 112: 케이블 카드
202: 아날로그 디지털 변환부 204: 자동 이득 조절부
206: 신호 분리부 208: 수치 제어 발진부
210: 허상 제거부 212: 보간부
214: 정합 필터부 216: 심볼 타이밍 회복부
218: 다운 샘플러 220: 위상 보정부
222: 등화기 224: 위상 추적 루프
226: 차동 디코더 228: 호스트
302: 피드 포워드 필터 304: 슬라이서
306: 피드 백 필터 308: 이득 조절부
310, 312: 가산기 314, 316, 318: 지연부
320: 에러 계산부 330: 에러 비교부
402: 피드 포워드 필터 404: 슬라이서
406: 피드 백 필터 408: 이득 조절부
410, 412: 가산기 414, 416, 418: 지연부
420: 에러 계산부 421: 절대값 계산부
422: 이동 평균값 계산부 430: 에러 비교부
440: 파워 계산부 441: 절대값 계산부
442: 이동 평균값 계산부 450: 파워 비교부
460: 논리곱 소자
본 발명은 복조기(Demodulator)의 복조 동작이 정상적으로 수행됨을 나타내는 락 신호(Lock Signal) 발생 장치 및 락 신호 발생 방법에 관한 것으로서, 특히 평균 제곱 에러(Mean Square Error)와 파워(Power)를 함께 고려하여 락 신호를 발생시키는 기술에 관한 것이다.
데이터 통신에서 사용되는 전송 방식에는 VSB 변조(Vestigial Side-Band Modulation) 방식, QAM(Quadrature Amplitude Modulation) 방식, QPSK(Quadrature Phase Shift Keying ) 방식 등이 있다. 디지털 케이블 방송 시스템에서 QPSK 방식을 사용하는 경우에, QPSK 방식에 의해 변조된 데이터는 주파수가 할당된 케이블을 통하여 전송되고, 수신단에서는 QPSK 복조기를 사용하여 데이터를 복조한다.
도 1은 QPSK 복조기를 포함하는 수신단을 나타내는 블럭도이다.
도 1에는 헤드엔드(Headend. 102), 튜너(Tuner. 104), VSB/QAM 복조기(106), QPSK 복조기(108), QPSK 변조기(110) 및 케이블 카드(Cable card. 112)가 도시되어 있다.
헤드엔드(102)는 비디오 신호 등의 데이터 신호를 송수신하는데 필요한 장비이다. 데이터 수신은 튜너(104)에 의해 조절된다. VSB/QAM 복조기(106)는 VSB 변조 방식 또는 QAM 방식을 사용한 데이터를 복조할 수 있도록 예비적으로 구비시키는 구성 요소이다. QPSK 복조기(108)에 의해 복조된 데이터는 케이블 카드(112)로 전송되며, 쌍방향 통신의 경우에 케이블 카드(112)에서의 데이터는 QPSK 변조기(110)에 의해 변조되어 전송될 수 있다.
도 2는 도 1의 QPSK 복조기(108) 블럭을 상세하게 나타낸 도면이다.
도 2에는 아날로그 디지털 변환부(202), 자동 이득 조절부(Automatic gain controller. 204), 신호를 실수부(Real part)와 허수부(Imaginary part)로 분리하는 신호 분리부(206), 수치 제어 발진부(NCO: Numerically Controlled Oscillator. 208), 허상(Image)을 제거하는 허상 제거부(Image rejection unit. 210), 보간부(Interpolation unit. 212), 신호 대 잡음 비율(SNR: Signal to Noise Ratio)을 증가시키는 정합 필터부(Matched Filter. 214), 심볼 타이밍 회복부(Symbol Timing Recovery unit. 216), 다운 샘플러(Down sampler. 218), 위상 보정부(Derotation unit. 220), 등화기(Equalizer. 222), 위상 추적 루프(Phase Tracking Loop. 224), 차동 디코더(Differential Decoder. 226), 케이블 카드(Cable card. 112) 및 호스트(Host. 228)가 도시되어 있다.
QPSK 데이터를 복조하기 위한 복조 시스템에는 FEC(Forward Error Correction)라는 오류 정정 복호화 모듈이 구비된다. QPSK 복조 시스템에서 상기 FEC는 일반적으로 QPSK 복조기(108)가 아닌 케이블 카드(112) 내에 배치된다. QPSK 복조기(108)는 상기 FEC를 구비하지 않는 대신에 복조 동작이 정상적으로 수행됨을 표시하는 락 신호(Lock Signal)를 자체적으로 생성하여 이를 호스트(228)로 전송한다. 호스트(228)는 상기 락 신호를 검출하여 QPSK 복조기(108)가 정상적으로 복조 동작을 수행하고 있는가를 파악한다.
도 3은 도 2의 등화기(222) 블럭을 상세하게 나타낸 도면이다.
도 3에는 피드 포워드 필터(Feed Forward Filter. 302), 슬라이서(Slicer. 304), 피드 백 필터(Feed Back Filter. 306), 이득 조절부(Gain controller. 308), 다수의 가산기(310, 312), 다수의 지연부(314, 316, 318), 에러 계산부(320) 및 에러 비교부(330)가 도시되어 있다.
정합 필터부(도 2의 214)에서 출력되는 신호는 다운 샘플러(218) 및 위상 보정부(220)를 거쳐 등화기(222) 내의 피드 포워드 필터(302)로 입력된다. 피드 포워드 필터(302)로 입력된 신호는 도 3과 같은 신호 처리 경로를 거쳐 지연부 316을 통해 차동 디코더(도 2의 226)로 출력된다.
슬라이서(304)의 입력 신호는 지연부 314를 거쳐 가산기 312로 입력되고, 슬라이서(304)의 출력 신호는 가산기 312로 바로 입력된다. 가산기 312에서는 슬라이서(304)의 입력 신호와 출력 신호의 차이에 상응하는 에러(Error)가 출력된다. 에러 계산부(320)는 가산기 312로부터 상기 에러(Error)를 입력받아 평균 제곱 에러(MSE: Mean Square Error)를 계산한다. 에러 비교부(330)는 에러 계산부(320)에서 계산된 평균 제곱 에러값이 외부로부터 입력된 기준 에러값보다 작거나 같은 경우에 락 신호(Lock Signal)를 출력한다. 에러가 작다는 것은 복조 동작이 정상적으로 수행되고 있다는 것으로 여길 수 있으므로, 에러가 작은 경우에만 호스트(도 2의 228)로 락 신호(Lock Signal)를 출력하는 것이다.
그런데, 복조 동작이 정상적으로 수행되어서 에러가 작게 계산되는 경우도 있지만, 입력 신호 자체의 크기가 작아서 에러가 작게 계산되는 경우도 있다. 입력 신호의 크기가 작아서 에러가 작게 계산되는 경우인데도, 이런 경우가 마치 복조 동작이 정상적으로 수행되는 경우와 동일한 것처럼 파악될 수 있는 것이다. 따라서, 종래의 QPSK 복조기(108)에서 입력 신호 자체의 크기가 작은 경우에 생성되는 락 신호(Lock Signal)는 부정확하여 신뢰할 수 없다고 할 수 있다.
본 발명은 평균 제곱 에러(Mean Square Error)와 파워(Power)를 함께 고려하여 락 신호(Lock Signal)를 발생시키는 락 신호 발생 장치 및 락 신호 발생 방법을 제공하여 상기와 같은 문제를 해결하고자 한다.
본 발명에 따른 락 신호 발생 장치는 에러 계산부, 에러 비교부, 파워 계산부, 파워 비교부 및 논리 소자를 구비한다. 상기 에러 계산부는 입력 신호를 신호 처리하여 생성되는 입력 제 1 신호를 입력받아 평균 제곱 에러(Mean Square Error)를 계산한다. 상기 에러 비교부는 상기 에러 계산부에서 계산된 평균 제곱 에러값이 기준 에러값 이하인 경우에 제 1 논리 레벨의 에러 비교 신호를 출력한다. 상기 파워 계산부는 입력 신호를 신호 처리하여 생성되는 입력 제 2 신호를 입력받아 파워(Power)를 계산한다. 상기 파워 비교부는 상기 파워 계산부에서 계산된 파워값이 기준 파워값 이상인 경우에 제 1 논리 레벨의 파워 비교 신호를 출력한다. 상기 논리 소자는 상기 에러 비교 신호와 상기 파워 비교 신호의 논리 레벨이 모두 상기 제 1 논리 레벨인 경우에 락 신호(Lock Signal)를 출력한다.
본 발명의 어느 한 실시예에 있어서, 상기 에러 계산부는, 실수부와 허수부로 구분되는 상기 입력 제 1 신호의 절대값을 계산하는 절대값 계산부; 및 상기 절대값 계산부로부터 입력되는 신호의 이동 평균값(Sliding Mean)을 계산하고, 계산된 이동 평균값에 상응하는 상기 평균 제곱 에러값을 출력하는 이동 평균값 계산부 를 구비한다.
본 발명의 어느 한 실시예에 있어서, 상기 에러 비교부는, 외부로부터 상기 기준 에러값을 입력받고, 상기 이동 평균값 계산부로부터 상기 평균 제곱 에러값을 입력받으며, 상기 논리 소자로 상기 에러 비교 신호를 출력한다.
본 발명의 어느 한 실시예에 있어서, 상기 파워 계산부는, 실수부와 허수부로 구분되는 상기 입력 제 2 신호의 절대값을 계산하는 절대값 계산부; 및 상기 절대값 계산부로부터 입력되는 신호의 이동 평균값(Sliding Mean)을 계산하고, 계산된 이동 평균값에 상응하는 상기 파워값을 출력하는 이동 평균값 계산부를 구비한다.
본 발명의 어느 한 실시예에 있어서, 상기 파워 비교부는, 외부로부터 상기 기준 파워값을 입력받고, 상기 이동 평균값 계산부로부터 상기 파워값을 입력받으며, 상기 논리 소자로 상기 파워 비교 신호를 출력한다.
본 발명의 어느 한 실시예에 있어서, 상기 논리 소자는 논리곱 소자(AND Gate)이며, 상기 논리곱 소자는 상기 에러 비교 신호와 상기 파워 비교 신호의 논리 레벨이 모두 하이 레벨(High Level)인 경우에 상기 락 신호를 출력할 수 있다.
또한, 복조기(Demodulator)의 복조 동작이 정상적으로 수행됨을 나타내는 락 신호(Lock Signal)를 발생시키는 방법에 있어서, 본 발명에 따른 락 신호 발생 방법은 (a) 입력 신호를 신호 처리하여 생성되는 입력 제 1 신호로부터 평균 제곱 에러(Mean Square Error)를 계산하는 단계; (b) 입력 신호를 신호 처리하여 생성되는 입력 제 2 신호로부터 파워(Power)를 계산하는 단계; 및 (c) 계산된 평균 제곱 에 러값이 기준 에러값 이하이며, 계산된 파워값이 기준 파워값 이상인 경우에 락 신호를 출력하는 단계를 구비한다.
상기 (a) 단계 후에는, (a1) 계산된 평균 제곱 에러값과 외부로부터 입력된 기준 에러값을 비교하는 단계가 더 구비될 수 있다.
상기 (b) 단계 후에는, (b1) 계산된 파워값과 외부로부터 입력된 기준 파워값을 비교하는 단계가 더 구비될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 4는 본 발명의 바람직한 실시예에 따른 락 신호 발생 장치를 설명하기 위한 도면이다.
도 4에는 피드 포워드 필터(Feed Forward Filter. 402), 슬라이서(Slicer. 404), 피드 백 필터(Feed Back Filter. 406), 이득 조절부(Gain controller. 408), 다수의 가산기(410, 412), 다수의 지연부(414, 416, 418) 및 본 발명에 따른 락 신호 발생 장치(420, 430, 440, 450, 460)가 도시되어 있다. 본 발명에 따른 락 신호 발생 장치는 에러 계산부(420), 에러 비교부(430), 파워 계산부(440), 파워 비교부(450) 및 논리곱 소자(460)를 구비한다.
도 4에 도시된 구성 요소들은 QPSK 복조기(예컨대, 도 1의 108)에서 등화기(Equalizer) 블럭(예컨대, 도 2 및 도 3의 222)으로 기능할 수 있다.
피드 포워드 필터(402)는 예컨대, 도 2에서의 정합 필터부(214)에서 출력되는 신호를 다운 샘플러(218) 및 위상 보정부(220)를 거쳐 입력받는다. 피드 포워드 필터(402)로 입력된 신호(S1)는 피드 백 필터(406)에서 출력되는 신호와 가산기 410에 의해 합성된다. 가산기 410에서 출력되어 지연부 414 및 지연부 416을 거친 신호(S3)는 예컨대, 도 2에서의 차동 디코더(226)로 출력된다.
가산기 410에서 출력되는 신호는 지연부 414를 거쳐 가산기 412로 입력되고, 또한, 가산기 410에서 출력되는 신호는 슬라이서(404)를 거쳐 가산기 412로 입력된다. 가산기 412에서는 슬라이서(404)의 입력 신호와 출력 신호의 차이에 상응하는 에러(Error) 신호(S1_E)가 출력된다. 상기 에러 신호(S1_E)는 이득 조절부(408)에 의하여 크기가 조절되어 피드 백 필터(406) 및 피드 포워드 필터(402)로 피드백된다.
입력 신호를 신호 처리하여 생성되는 상기 에러 신호(S1_E)를 입력 제 1 신호라고 한다면, 에러 계산부(420)는 가산기 412로부터 입력 제 1 신호(S1_E)를 입력받아 평균 제곱 에러(Mean Square Error)를 계산한다. 입력 제 1 신호(S1_E)가 수학식 1과 같이 표현될 때, 평균 제곱 에러(MSE: Mean Square Error)는 수학식 2와 같이 계산된다. 수학식 1과 수학식 2에서 x 는 소정의 신호 처리를 거친 입력 신호이고 bar x 는 추정 신호이다.
Figure 112006007911053-PAT00001
S1_E =
Figure 112006007911053-PAT00002
MSE =
수학식 2에서 보듯이, x와 bar x의 차이의 절대값을 제곱하고 이를 다시 평균하여 평균 제곱 에러(MSE)를 계산한다.
에러 비교부(430)는 에러 계산부(420)에서 계산된 평균 제곱 에러값이 외부로부터 입력된 기준 에러값 이하인 경우에 제 1 논리 레벨의 에러 비교 신호를 출력한다. 에러 비교 신호의 제 1 논리 레벨은 예컨대, 도 4의 논리곱 소자(460)와의 관계를 고려하여 하이 레벨로 설정될 수 있다.
파워 계산부(440)는 입력 신호를 신호 처리하여 생성되는 입력 제 2 신호(S2)를 입력받아 파워(Power)를 계산한다. 파워 계산부(440)는 예컨대, 도 2에서의 정합 필터부(214)에서 출력되는 신호를 다운 샘플러(218)를 거쳐 입력받는다. 즉, 입력 제 2 신호(S2)는 정합 필터부(214)에서 출력되어 다운 샘플러(218)를 거쳐, 위상 보정부(220)는 거치지 않고, 등화기(222. 도 4에 대응) 내의 파워 계산부(440)로 입력되는 신호라고 할 수 있다.
파워 비교부(450)는 파워 계산부(440)에서 계산된 파워값이 외부로부터 입력된 기준 파워값 이상인 경우에 제 1 논리 레벨의 파워 비교 신호를 출력한다. 파워 비교 신호의 제 1 논리 레벨은 예컨대, 도 4의 논리곱 소자(460)와의 관계를 고려하여 하이 레벨로 설정될 수 있다.
논리곱 소자(AND 게이트. 460)는 에러 비교부(430)에서 출력되는 에러 비교 신호와 파워 비교부(450)에서 출력되는 파워 비교 신호의 논리 레벨이 모두 제 1 논리 레벨인 경우에 락 신호(Lock Signal)를 출력한다. 예컨대, 도 4에서 도시한 바와 같이 에러 비교 신호와 파워 비교 신호의 논리 레벨이 모두 하이 레벨인 경우에 하이 레벨의 락 신호(Lock Signal)를 출력한다. 다만, 본 발명에서는 도 4와 같은 논리곱 소자(460)를 사용하지 않고 다른 논리 소자를 사용하여(예컨대, NAND 게이트와 인버터를 함께 사용하여) 락 신호 발생 장치를 구현할 수도 있다.
본 발명에서는 위와 같이, 입력 신호의 크기가 작은 경우에 잘못된 락 신호가 발생되는 것을 방지하기 위하여, 평균 제곱 에러(Mean Square Error)와 입력 신호의 파워(Power)를 함께 고려하여 락 신호(Lock Signal)를 발생시킨다. 즉, 평균 제곱 에러(MSE)가 기준 에러값 이하일 뿐만 아니라 입력 신호의 파워(Power)가 기준 파워값 이상일 경우에만 락 신호를 발생시킨다. 따라서, 본 발명에 의하면, 입력 신호의 크기가 작은 경우이더라도 잘못된 락 신호가 발생되지 않게 된다. 평균 제곱 에러(MSE)와 입력 신호의 파워(Power)를 함께 고려함으로써, 좀 더 정확한 락 신호(Lock Signal)를 발생시킬 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 락 신호 발생 장치를 좀 더 자세하게 나타내는 도면이다.
도 5에서의 에러 계산부(420), 에러 비교부(430), 파워 계산부(440), 파워 비교부(450) 및 논리곱 소자(460)는 도 4에서의 에러 계산부(420), 에러 비교부(430), 파워 계산부(440), 파워 비교부(450) 및 논리곱 소자(460)에 각각 대응된다. 도 5에서 보듯이, 에러 계산부(420)와 파워 계산부(440)는 각각 절대값 계산부 (421, 441) 및 이동 평균값 계산부(422, 442)를 구비한다.
에러 계산부(420)에 구비되는 절대값 계산부(421)는 실수부(R_err)와 허수부(I_err)로 구분되는 입력 제 1 신호(S1_E)의 절대값을 계산하는 구성 요소이다.
에러 계산부(420)에 구비되는 이동 평균값 계산부(422)는 절대값 계산부(421)로부터 입력되는 신호의 이동 평균값(Sliding Mean)을 계산하고, 계산된 이동 평균값에 상응하는 평균 제곱 에러(MSE)값을 출력하는 구성 요소이다.
에러 비교부(430)는 외부로부터의 기준 에러값과 이동 평균값 계산부(422)로부터의 평균 제곱 에러값을 입력받아, 평균 제곱 에러값이 기준 에러값 이하인 경우에 에러 비교 신호를 논리곱 소자(460)로 출력한다.
파워 계산부(440)에 구비되는 절대값 계산부(441)는 실수부(R)와 허수부(I)로 구분되는 입력 제 2 신호(S2)의 절대값을 계산하는 구성 요소이다.
파워 계산부(440)에 구비되는 이동 평균값 계산부(442)는 절대값 계산부(441)로부터 입력되는 신호의 이동 평균값(Sliding Mean)을 계산하고, 계산된 이동 평균값에 상응하는 파워(Power)값을 출력하는 구성 요소이다.
파워 비교부(450)는 외부로부터의 기준 파워값과 이동 평균값 계산부(442)로부터의 파워(Power)값을 입력받아, 입력 신호의 파워(Power)값이 기준 파워값 이상인 경우에 파워 비교 신호를 논리곱 소자(460)로 출력한다.
논리곱 소자(460)는 에러 비교 신호와 파워 비교 신호의 논리 레벨이 모두 하이 레벨(High Level)인 경우에 하이 레벨의 락 신호(Lock Signal)를 출력한다.
본 발명은 다음과 같이 방법 발명의 측면으로도 파악될 수 있다. 즉, 복조기 (Demodulator)의 복조 동작이 정상적으로 수행됨을 나타내는 락 신호(Lock Signal)를 발생시키는 방법에 있어서, 본 발명에 따른 락 신호 발생 방법은 다음과 같은 단계를 구비한다.
첫째, 입력 신호를 신호 처리하여 생성되는 입력 제 1 신호(예컨대, 도 4 또는 도 5의 S1_E)로부터 평균 제곱 에러(MSE: Mean Square Error)를 계산한다.
둘째, 입력 신호를 신호 처리하여 생성되는 입력 제 2 신호(예컨대, 도 4 또는 도 5의 S2)로부터 입력 신호의 파워(Power)를 계산한다.
셋째, 상기 첫째 단계에서 계산된 평균 제곱 에러(MSE)값이 소정의 기준 에러값 이하이며, 상기 둘째 단계에서 계산된 파워값이 소정의 기준 파워값 이상인 경우에 락 신호(Lock Signal)를 출력한다. 즉, 평균 제곱 에러(MSE)값이 소정의 기준 에러값 이하인 동시에 입력 신호의 파워(Power)값이 소정의 기준 파워값 이상인 경우에만, 복조 동작이 정상적으로 수행되고 있다는 표시로서의 락 신호(Lock Signal)를 출력하는 것이다.
상기 첫째 단계 후에는, 계산된 평균 제곱 에러(MSE)값과 외부로부터 입력된 기준 에러값을 비교하는 단계가 더 구비될 수 있다.
상기 둘째 단계 후에는, 계산된 파워(Power)값과 외부로부터 입력된 기준 파워값을 비교하는 단계가 더 구비될 수 있다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발 명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, QPSK 데이터의 복조 동작에서 입력 신호의 크기가 작은 경우이더라도 잘못된 락 신호(Lock Signal)가 발생되지 않는다. 평균 제곱 에러(MSE)와 입력 신호의 파워(Power)를 함께 고려함으로써, 좀 더 정확한 락 신호를 발생시킬 수 있다.

Claims (10)

  1. 입력 신호를 신호 처리하여 생성되는 입력 제 1 신호를 입력받아 평균 제곱 에러(Mean Square Error)를 계산하는 에러 계산부;
    상기 에러 계산부에서 계산된 평균 제곱 에러값이 기준 에러값 이하인 경우에 제 1 논리 레벨의 에러 비교 신호를 출력하는 에러 비교부;
    입력 신호를 신호 처리하여 생성되는 입력 제 2 신호를 입력받아 파워(Power)를 계산하는 파워 계산부;
    상기 파워 계산부에서 계산된 파워값이 기준 파워값 이상인 경우에 제 1 논리 레벨의 파워 비교 신호를 출력하는 파워 비교부; 및
    상기 에러 비교 신호와 상기 파워 비교 신호의 논리 레벨이 모두 상기 제 1 논리 레벨인 경우에 락 신호(Lock Signal)를 출력하는 논리 소자를 구비하는 락 신호 발생 장치.
  2. 제 1 항에 있어서, 상기 에러 계산부는,
    실수부와 허수부로 구분되는 상기 입력 제 1 신호의 절대값을 계산하는 절대값 계산부; 및
    상기 절대값 계산부로부터 입력되는 신호의 이동 평균값(Sliding Mean)을 계산하고, 계산된 이동 평균값에 상응하는 상기 평균 제곱 에러값을 출력하는 이동 평균값 계산부를 구비하는 것을 특징으로 하는 락 신호 발생 장치.
  3. 제 2 항에 있어서, 상기 에러 비교부는,
    외부로부터 상기 기준 에러값을 입력받고, 상기 이동 평균값 계산부로부터 상기 평균 제곱 에러값을 입력받으며, 상기 논리 소자로 상기 에러 비교 신호를 출력하는 것을 특징으로 하는 락 신호 발생 장치.
  4. 제 1 항에 있어서, 상기 파워 계산부는,
    실수부와 허수부로 구분되는 상기 입력 제 2 신호의 절대값을 계산하는 절대값 계산부; 및
    상기 절대값 계산부로부터 입력되는 신호의 이동 평균값(Sliding Mean)을 계산하고, 계산된 이동 평균값에 상응하는 상기 파워값을 출력하는 이동 평균값 계산부를 구비하는 것을 특징으로 하는 락 신호 발생 장치.
  5. 제 4 항에 있어서, 상기 파워 비교부는,
    외부로부터 상기 기준 파워값을 입력받고, 상기 이동 평균값 계산부로부터 상기 파워값을 입력받으며, 상기 논리 소자로 상기 파워 비교 신호를 출력하는 것을 특징으로 하는 락 신호 발생 장치.
  6. 제 1 항에 있어서, 상기 논리 소자는,
    논리곱 소자(AND Gate)인 것을 특징으로 하는 락 신호 발생 장치.
  7. 제 6 항에 있어서, 상기 논리곱 소자는,
    상기 에러 비교 신호와 상기 파워 비교 신호의 논리 레벨이 모두 하이 레벨(High Level)인 경우에 상기 락 신호를 출력하는 것을 특징으로 하는 락 신호 발생 장치.
  8. 복조기(Demodulator)의 복조 동작이 정상적으로 수행됨을 나타내는 락 신호(Lock Signal)를 발생시키는 방법에 있어서,
    (a) 입력 신호를 신호 처리하여 생성되는 입력 제 1 신호로부터 평균 제곱 에러(Mean Square Error)를 계산하는 단계;
    (b) 입력 신호를 신호 처리하여 생성되는 입력 제 2 신호로부터 파워(Power)를 계산하는 단계; 및
    (c) 계산된 평균 제곱 에러값이 기준 에러값 이하이며, 계산된 파워값이 기준 파워값 이상인 경우에 락 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 락 신호 발생 방법.
  9. 제 8 항에 있어서, 상기 (a) 단계 후에,
    (a1) 계산된 평균 제곱 에러값과 외부로부터 입력된 기준 에러값을 비교하는 단계를 더 구비하는 락 신호 발생 방법.
  10. 제 8 항에 있어서, 상기 (b) 단계 후에,
    (b1) 계산된 파워값과 외부로부터 입력된 기준 파워값을 비교하는 단계를 더 구비하는 락 신호 발생 방법.
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