KR20070076345A - Plasma display apparatus - Google Patents

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최동권
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Abstract

A plasma display device is provided to improve operation stability of the plasma display device by adding at least one bias voltage generator and a capacitor to a data driver. An address electrode is formed on a PDP(Plasma Display Panel). A voltage storing unit(630) stores a received voltage. A first bias voltage supply controller(610) supplies a first bias voltage from a first bias voltage source to the address electrode and the voltage storing unit. A second bias voltage supply controller(620) adds a second bias voltage from a second bias voltage source to the voltage stored in the voltage storing unit and supplies the result to the address electrode. A storage voltage supply controller(650) supplies the stored voltage to the address electrode. A voltage supply path providing unit(641) provides a voltage supply path from the voltage storing unit and the first bias voltage supply controller to the address electrode. A ground controller(642) grounds the address electrode.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}Plasma Display Apparatus {Plasma Display Apparatus}

도 1은 종래의 데이터 구동부를 포함하는 플라즈마 디스플레이 장치의 구조의 일례를 설명하기 위한 도.1 is a view for explaining an example of the structure of a plasma display device including a conventional data driver.

도 2는 도 1에 도시된 종래 플라즈마 디스플레이 장치의 동작을 설명하기 위한 동작 타이밍을 설명하기 위한 도.2 is a view for explaining an operation timing for explaining the operation of the conventional plasma display device shown in FIG.

도 3은 본 발명에 따른 플라즈마 디스플레이 장치의 일례를 설명하기 위한 도.3 is a view for explaining an example of a plasma display device according to the present invention;

도 4는 도 3에 도시된 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도.4 is a view for explaining an example of the structure of the plasma display panel shown in FIG.

도 5는 도 3에 도시된 데이터 구동부, 스캔 구동부, 서스테인 구동부가 플라즈마 디스플레이 패널을 구동하는 방법의 일례를 설명하기 위한 도.FIG. 5 is a view for explaining an example of a method of driving the plasma display panel by the data driver, the scan driver, and the sustain driver shown in FIG. 3;

도 6은 도 3에 도시된 데이터 구동부의 일례를 상세히 설명하기 위한 도.FIG. 6 is a view for explaining an example of the data driver shown in FIG. 3 in detail.

도 7은 도 6에 도시된 데이터 구동부의 일례에 따른 동작을 설명하기 위한 동작 타이밍의 일례를 나타낸 도.FIG. 7 is a view showing an example of operation timing for explaining an operation according to an example of the data driver shown in FIG. 6; FIG.

도 8a 내지 도 8e는 도 7에 도시된 동작 타이밍 도에 따라 도 6에 도시된 데이터 구동부가 동작하는 과정을 설명하기 위한 도.8A to 8E are diagrams for describing a process of operating the data driver shown in FIG. 6 according to the operation timing diagram shown in FIG. 7.

도 9는 도 3에 도시된 데이터 구동부의 다른 일례를 상세히 설명하기 위한 도.FIG. 9 is a view for explaining another example of the data driver shown in FIG. 3 in detail. FIG.

도 10은 도 9에 도시된 데이터 구동부의 동작을 설명하기 위한 동작 타이밍을 나타낸 도.FIG. 10 is a view showing operation timings for explaining the operation of the data driver shown in FIG. 9; FIG.

도 11는 도 10과는 다른 방식으로 데이터 펄스가 어드레스 전극에 공급되는 것을 플라즈마 디스플레이 패널의 입장에서 설명하기 위한 도.FIG. 11 is a view for explaining, from the standpoint of a plasma display panel, that data pulses are supplied to an address electrode in a manner different from that of FIG.

도 12은 도 3에 도시된 데이터 구동부의 또 다른 일례를 상세히 설명하기 위한 도.12 is a view for explaining another example of the data driver shown in FIG. 3 in detail.

도 13는 도 12에 도시된 데이터 구동부의 동작을 설명하기 위한 동작 타이밍을 나타낸 도.FIG. 13 is a view showing operation timings for explaining the operation of the data driver shown in FIG. 12;

***** 도면의 주요 부분에 대한 부호의 설명 ********** Explanation of symbols for the main parts of the drawing *****

300: 플라즈마 디스플레이 패널 301: 데이터 구동부300: plasma display panel 301: data driver

302: 스캔 구동부 303: 서스테인 구동부302: scan driver 303: sustain driver

610: 제 1 바이어스 전압 공급 제어부 620: 제 2 바이어스 전압 공급 제어부610: first bias voltage supply control unit 620: second bias voltage supply control unit

630: 전압 저장부 641: 전압 공급 경로 제어부630: voltage storage unit 641: voltage supply path control unit

642: 접지 제어부 650: 저장 전압 공급 제어부642: ground control unit 650: storage voltage supply control unit

본 발명은 플라즈마 디스플레이 장치에 관한 것으로, 보다 상세하게는 플라즈마 디스플레이 패널에 형성된 데이터 구동부의 구조를 개선한 플라즈마 디스플레 이 장치 및 그의 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display device, and more particularly, to a plasma display device having improved structure of a data driver formed in a plasma display panel and a driving method thereof.

일반적으로 플라즈마 디스플레이 장치는 화상을 표시하는 플라즈마 디스플레이 패널과 플라즈마 디스플레이 패널을 구동시키기 위한 구동부가 플라즈마 디스플레이 패널의 배면에 부착되어 형성된다.In general, a plasma display apparatus is formed by attaching a plasma display panel for displaying an image and a driving unit for driving the plasma display panel to a rear surface of the plasma display panel.

일반적인 플라즈마 디스플레이 패널은 화상이 표시되는 플라즈마 디스플레이 패널(Plasma Display Panel)의 전면기판과 후면기판 사이에 형성된 격벽에 의해 형성된 복수의 방전 셀을 가지는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충전되어 있다. 이러한 방전 셀들은 복수개가 모여 하나의 픽셀(Pixel)을 이룬다. 예컨대 적색(Red, R) 방전 셀, 녹색(Green, G) 방전 셀, 청색(Blue, B) 방전 셀이 모여 하나의 픽셀을 이루는 것이다.A typical plasma display panel has a plurality of discharge cells formed by barrier ribs formed between a front substrate and a rear substrate of a plasma display panel on which an image is displayed. Each cell includes neon and helium (He). Or an inert gas containing a small amount of xenon and a main discharge gas such as a mixture of neon and helium (Ne + He). A plurality of such discharge cells are gathered to form one pixel. For example, a red (R) discharge cell, a green (G) discharge cell, and a blue (B) discharge cell are assembled to form one pixel.

그리고 이러한 플라즈마 디스플레이 패널은 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.When the plasma display panel is discharged by a high frequency voltage, the inert gas generates vacuum ultraviolet rays and emits phosphors formed between the partition walls to realize an image. Such a plasma display panel has a spotlight as a next generation display device because of its thin and light configuration.

이러한 플라즈마 디스플레이 패널에는 복수의 전극들, 예컨대 스캔 전극(Y), 서스테인 전극(Z), 어드레스 전극(X)이 형성되고, 이러한 복수의 전극들에 소정의 구동 전압을 공급하여 방전을 발생시킴으로 영상을 표시하게 되는데, 이러한 플라즈마 디스플레이 패널의 전극들에 구동 전압을 공급하기 위한 각각의 구동부가 각각의 전극에 접속된다.In the plasma display panel, a plurality of electrodes, for example, a scan electrode Y, a sustain electrode Z, and an address electrode X are formed, and a predetermined driving voltage is supplied to the plurality of electrodes to generate a discharge. The driving unit for supplying a driving voltage to the electrodes of the plasma display panel is connected to the respective electrodes.

예를 들면, 플라즈마 디스플레이 패널의 전극 중 어드레스 전극(X)에는 데이터 구동부가 접속되고, 스캔 전극(Y)에는 스캔 구동부가 접속되는 것이다.For example, the data driver is connected to the address electrode X and the scan driver is connected to the scan electrode Y among the electrodes of the plasma display panel.

여기서, 플라즈마 디스플레이 패널의 어드레스 전극(X)에 구동 전압을 공급하기 위한 종래의 데이터 구동부를 포함하는 플라즈마 디스플레이 장치의 구조의 일례를 첨부된 도 1을 참조하여 살펴보면 다음과 같다.Herein, an example of a structure of a plasma display apparatus including a conventional data driver for supplying a driving voltage to an address electrode X of a plasma display panel will be described with reference to FIG. 1.

도 1은 종래의 데이터 구동부를 포함하는 플라즈마 디스플레이 장치의 구조의 일례를 설명하기 위한 도면이다.1 is a view for explaining an example of the structure of a plasma display device including a conventional data driver.

도 1을 살펴보면, 종래의 플라즈마 디스플레이 장치는 데이터 전압(Vd)을 공급하는 데이터 전압원(미도시)과 기저 전압(GND)을 공급하는 기저 전압원(미도시) 사이에 직렬로 연결된 탑(Top) 스위치(Qt1, Qt2, Qt3)와 바텀(Bottom) 스위치(Qb1, Qb2, Qb3)를 각각 포함한다.Referring to FIG. 1, a conventional plasma display apparatus includes a top switch connected in series between a data voltage source (not shown) for supplying a data voltage (Vd) and a base voltage source (not shown) for supplying a base voltage (GND). (Qt1, Qt2, Qt3) and bottom switches Qb1, Qb2, and Qb3, respectively.

이러한 탑(Top) 스위치(Qt1, Qt2, Qt3)와 바텀(Bottom) 스위치(Qb1, Qb2, Qb3)의 사이 노드(Node)가 플라즈마 디스플레이 패널의 어드레스 전극(X)과 접속된다.A node between the top switches Qt1, Qt2 and Qt3 and the bottom switches Qb1, Qb2 and Qb3 is connected to the address electrode X of the plasma display panel.

이러한 탑(Top) 스위치(Qt1, Qt2, Qt3)와 바텀(Bottom) 스위치(Qb1, Qb2, Qb3)가 하나씩 모여 하나의 데이터 구동부를 이룬다. 즉 Qt1 탑 스위치와 Qb1 바텀 스위치가 모여 부호 100의 데이터 구동부를 이루고, 이러한 부호 100의 구동부는 플라즈마 디스플레이 패널의 복수의 어드레스 전극(X) 중 Xa 어드레스 전극과 접속된다.The top switches Qt1, Qt2 and Qt3 and the bottom switches Qb1, Qb2 and Qb3 are gathered one by one to form one data driver. That is, the Qt1 top switch and the Qb1 bottom switch gather together to form a data driver having a reference numeral 100, and the driver having a reference numeral 100 is connected to an Xa address electrode among the plurality of address electrodes X of the plasma display panel.

이러한 방식으로 부호 101의 데이터 구동부는 Xb 어드레스 전극과 접속되고, 부호 102의 구동부는 Xc 어드레스 전극과 접속된다.In this manner, the data driver 101 is connected to the Xb address electrode, and the driver 102 is connected to the Xc address electrode.

한편, 여기 도 1에서는 종래의 플라즈마 디스플레이 장치에 포함되는 데이터 구동부의 개수를 3개로 도시하였지만, 이러한 데이터 구동부의 개수는 어드레스 전극(X)의 개수에 따라 가변될 수 있는 것이다.Meanwhile, in FIG. 1, the number of data drivers included in the conventional plasma display apparatus is illustrated as three, but the number of data drivers may vary according to the number of address electrodes X. FIG.

이러한 종래의 플라즈마 디스플레이 장치의 동작을 첨부된 도 2를 결부하여 살펴보면 다음과 같다.The operation of the conventional plasma display apparatus will be described with reference to FIG. 2.

도 2는 도 1에 도시된 종래 플라즈마 디스플레이 장치의 동작을 설명하기 위한 동작 타이밍을 설명하기 위한 도면이다.FIG. 2 is a diagram for describing an operation timing for describing an operation of the conventional plasma display device illustrated in FIG. 1.

도 2를 살펴보면, 어드레스 기간에서 부호 100의 데이터 구동부의 Qt1 탑 스위치가 턴 온(Turn On)되면 데이터 전압원(미도시)으로부터 데이터 전압(Vd)이 전술한 Qt1 탑 스위치를 통해 Xa 어드레스 전극으로 공급되어, 도 2와 같이 Xa 어드레스 전극의 전압이 Vd까지 상승하여 유지된다.Referring to FIG. 2, when the Qt1 top switch of the data driver 100 having the symbol 100 is turned on in the address period, the data voltage Vd is supplied from the data voltage source (not shown) to the Xa address electrode through the above-described Qt1 top switch. As shown in FIG. 2, the voltage of the Xa address electrode is kept up to Vd.

이후, 부호 100의 데이터 드라이브 집적회로의 Qt1 탑 스위치가 턴 오프(Turn Off)되고, Qb1 바텀 스위치가 턴 온 되면, Xa 어드레스 전극의 전압은 기저 전압(GND)이 된다. 즉, 탑 스위치(Qt1)와 바텀 스위치(Qb1)가 교대로 동작하면서 Xa 어드레스 전극에 데이터 전압(Vd)의 데이터 펄스를 공급한다.After that, when the Qt1 top switch of the data drive integrated circuit 100 is turned off and the Qb1 bottom switch is turned on, the voltage of the Xa address electrode becomes the ground voltage GND. That is, the top switch Qt1 and the bottom switch Qb1 alternately operate to supply a data pulse of the data voltage Vd to the Xa address electrode.

이러한 데이터 펄스를 공급하기 위한 스위칭(Switching) 동작은 부호 101의 데이터 구동부 및 부호 102의 데이터 구동부에도 동일하게 적용된다.The switching operation for supplying the data pulse is equally applied to the data driver 101 and the data driver 102.

이와 같이 동작하는 종래의 플라즈마 디스플레이 장치에서 도 1에 도시된 바와 같은 각각의 데이터 구동부들에 사용되는 스위칭 소자들은 내압 특성이 상대적 으로 높아야 한다.In the conventional plasma display apparatus operating as described above, the switching elements used in the respective data drivers as shown in FIG. 1 should have relatively high breakdown voltage characteristics.

이는 데이터 구동부를 구성하는 탑 스위치(Qt1)와 바텀 스위치(Qb1)가 직접적으로 데이터 전압(Vd)의 공급을 조절하므로 데이터 전압(Vd)의 내압을 견딜 수 있는 정도의 용량이 필요하게 되고, 또한 이와 같은 데이터 구동부의 스위치는 영상이 표현되는 기본 단위인 하나의 프레임(Frame)을 표현할 때 하나의 프레임을 구성하는 복수 개의 서브필드(Subfield) 개수와 하나의 어드레스 전극(X) 라인 상에 배치되는 방전 셀의 개수를 곱한 수만큼 스위칭을 해야하므로 스위칭에 의해 높은 열이 발생하기 때문이다.Since the top switch Qt1 and the bottom switch Qb1 constituting the data driver directly adjust the supply of the data voltage Vd, a capacity that can withstand the breakdown voltage of the data voltage Vd is required. The switch of the data driver is disposed on one address electrode (X) line and the number of subfields constituting one frame when representing one frame, which is a basic unit for displaying an image. This is because switching is required to multiply the number of discharge cells to generate high heat.

이와 같이, 상대적으로 높은 내압 특성을 갖는 스위칭 소자들은 상대적으로 고가이므로, 플라즈마 디스플레이 장치의 제조 단가를 더욱 상승시키는 문제점이 있다.As such, since switching devices having relatively high breakdown voltage characteristics are relatively expensive, there is a problem of further increasing the manufacturing cost of the plasma display device.

특히 데이터 구동부의 소자들은 스위칭에 의해 발생하는 높은 열로 인해 소상을 입게 되고 그로 인해 플라즈마 디스플레이 장치의 수명을 단축하는 문제점이 있다.In particular, the elements of the data driver suffer from small phases due to the high heat generated by switching, thereby reducing the lifetime of the plasma display apparatus.

또한, 어드레스 기간의 어드레스 방전을 위해 플라즈마 디스플레이 패널에 공급되는 데이터 전압의 시간당 변화율(dV/dt)이 커서 패널에 공급되는 전압에 피킹(Peaking)이 많이 발생 되어 전자파(EMI)가 다량 발생하게 되는 문제점이 있다.In addition, since the hourly rate of change (dV / dt) of the data voltage supplied to the plasma display panel for address discharge in the address period is large, a lot of peaking occurs in the voltage supplied to the panel to generate a large amount of electromagnetic waves (EMI). There is a problem.

이러한 문제점을 해결하기 위해 본 발명은 데이터 구동부의 구성을 변경함으로써 데이터 구동부 소자의 열적, 전기적 소상을 방지하여 동작 안정성이 향상된 플라즈마 디스플레이 장치 및 그의 구동 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION In order to solve this problem, an object of the present invention is to provide a plasma display device and a driving method thereof having improved operational stability by preventing thermal and electrical damage of the data driver element by changing the configuration of the data driver.

상기와 같은 기술적 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 장치의 일례는 어드레스 전극이 형성된 플라즈마 디스플레이 패널과 자신에게 공급되는 전압을 저장하기 위한 전압 저장부와 제 1 바이어스 전압원이 공급하는 제 1 바이어스 전압을 어드레스 전극 및 전압 저장부로 공급하기 위한 제 1 바이어스 전압 공급 제어부와 제 2 바이어스 전압원이 공급하는 제 2 바이어스 전압과 전압 저장부에 저장된 전압이 합산되어 어드레스 전극으로 공급되도록 하기 위한 제 2 바이어스 전압 공급 제어부와 전압 저장부에 저장된 전압이 어드레스 전극으로 공급되도록 하는 저장 전압 공급 제어부와 전압 저장부 및 제 1 바이어스 전압 공급 제어부로부터 어드레스 전극으로의 전압 공급 경로를 제공하기 위한 전압 공급 경로 제공부 및 어드레스 전극을 접지시키기 위한 접지 제어부를 포함한다.One example of a plasma display apparatus according to the present invention for solving the above technical problem is a voltage display unit for storing a voltage supplied to the plasma display panel having an address electrode and a first bias supplied by a first bias voltage source. The second bias voltage for supplying the voltage to the address electrode and the voltage storage unit by adding the second bias voltage supplied by the first bias voltage supply control unit and the second bias voltage source and the voltage stored in the voltage storage unit to be supplied to the address electrode. A voltage supply path providing unit for providing a voltage supply path from the storage voltage supply control unit and the voltage storage unit and the first bias voltage supply control unit to the address electrode so that the voltage stored in the supply control unit and the voltage storage unit is supplied to the address electrode; And a ground controller for grounding the bus electrode.

제 1 바이어스 전압과 제 2 바이어스 전압은 동일하거나 상이한 것을 특징으로 한다.The first bias voltage and the second bias voltage may be the same or different.

또한, 제 1 바이어스 전압과 제 2 바이어스 전압은 각각 어드레스 기간에서 어드레스 방전이 발생 되지 않는 크기의 전압인 것을 특징으로 한다.In addition, the first bias voltage and the second bias voltage are each characterized in that the voltage of the magnitude that the address discharge does not occur in the address period.

또한, 제 1 바이어스 전압과 제 2 바이어스 전압의 합은 어드레스 기간에서 어드레스 방전이 발생 되는 전압과 동일한 데이터 전압인 것을 특징으로 한다.In addition, the sum of the first bias voltage and the second bias voltage may be the same data voltage as the voltage at which the address discharge is generated in the address period.

전압 공급 경로 제어부와 접지 제어부는 전압 저장부, 제 1 바이어스 전압 공급 제어부, 제 2 바이어스 전압 공급 제어부 및 저장 전압 공급 제어부로부터 독 립되어 하나의 모듈(Module)로서 형성되는 것을 특징으로 한다.The voltage supply path control unit and the ground control unit may be independent from the voltage storage unit, the first bias voltage supply control unit, the second bias voltage supply control unit, and the storage voltage supply control unit, and are formed as one module.

제 1 바이어스 전압 공급 제어부의 일단은 제 1 바이어스 전압원과 연결되고, 제 1 바이어스 전압 공급 제어부의 타단은 전압 저장부의 일단과 전압 공급 경로 제공부의 일단과 연결되고, 전압 저장부의 타단은 제 2 바이어스 전압 공급 제어부의 일단과 저장 전압 공급 제어부의 일단과 공통 연결되고, 제 2 바이어스 전압 공급 제어부의 타단은 제 2 바이어스 전압 공급원과 연결되고, 저장 전압 공급 제어부의 타단은 그라운드 레벨의 전압(GND)과 연결되고, 전압 공급 경로 제공부의 타단은 어드레스 전극과 접지 제어부의 일단과 공통 연결되고 접지 제어부의 타단은 그라운드 레벨의 전압(GND)과 연결되는 것을 특징으로 한다.One end of the first bias voltage supply control unit is connected to the first bias voltage source, the other end of the first bias voltage supply control unit is connected to one end of the voltage storage unit and one end of the voltage supply path providing unit, and the other end of the voltage storage unit is the second bias voltage. One end of the supply control unit is connected in common with one end of the storage voltage supply control unit, the other end of the second bias voltage supply control unit is connected to the second bias voltage supply source, and the other end of the storage voltage supply control unit is connected to the ground level voltage GND. The other end of the voltage supply path providing unit is connected in common with the address electrode and one end of the ground control unit, and the other end of the ground control unit is connected with the ground level voltage GND.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 플라즈마 디스플레이 장치의 일례를 설명하기 위한 도면이다.3 is a view for explaining an example of the plasma display device according to the present invention.

도 3을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(300)과 데이터 구동부(301)를 포함한다. 이러한 본 발명의 플라즈마 디스플레이 장치는 스캔 구동부(302)와 서스테인 구동부(303)를 더 포함하는 것이 바람직하다.Referring to FIG. 3, the plasma display apparatus of the present invention includes a plasma display panel 300 and a data driver 301. The plasma display device of the present invention preferably further includes a scan driver 302 and a sustain driver 303.

플라즈마 디스플레이 패널(300)은 전면 패널(미도시)과 후면 패널(미도시)이 일정한 간격을 두고 합착되고, 다수의 전극들 예를 들어, 어드레스 전극(X)이 복수개 형성되는 것이 바람직하다. 이러한 플라즈마 디스플레이 패널(300)의 구조를 첨부된 도 4를 참조하여 보다 상세히 살펴보면 다음과 같다.The front panel (not shown) and the rear panel (not shown) are bonded to the plasma display panel 300 at regular intervals, and a plurality of electrodes, for example, an address electrode X may be formed. The structure of the plasma display panel 300 will be described in more detail with reference to FIG. 4.

도 4는 도 3에 도시된 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.4 is a view for explaining an example of the structure of the plasma display panel shown in FIG.

도 4를 살펴보면, 본 발명이 플라즈마 디스플레이 장치의 플라즈마 디스플레이 패널(300)은 화상이 디스플레이 되는 표시 면인 전면 기판(401)에 스캔 전극(402, Y)과 서스테인 전극(403, Z)이 형성된 전면 패널(400) 및 배면을 이루는 후면 기판(411) 상에 전술한 스캔 전극(402, Y) 및 서스테인 전극(403, Z)과 교차되도록 복수의 어드레스 전극(413, X)이 배열된 후면 패널(410)이 일정거리를 사이에 두고 평행하게 결합된다.Referring to FIG. 4, the plasma display panel 300 of the present invention is a front panel in which scan electrodes 402 and Y and sustain electrodes 403 and Z are formed on a front substrate 401 which is a display surface on which an image is displayed. The rear panel 410 on which the plurality of address electrodes 413 and X are arranged so as to intersect the scan electrodes 402 and Y and the sustain electrodes 403 and Z on the 400 and the rear substrate 411. ) Are coupled in parallel with a certain distance between them.

전면 패널(400)은 하나의 방전 공간, 즉 방전 셀에서 상호 방전시키고 방전 셀의 발광을 유지하기 위한 스캔 전극(402, Y) 및 서스테인 전극(403, Z), 즉 투명한 ITO 물질로 형성된 투명 전극(a)과 금속재질로 제작된 버스 전극(b)으로 구비된 스캔 전극(402, Y) 및 서스테인 전극(403, Z)이 쌍을 이뤄 포함된다. 스캔 전극(402, Y) 및 서스테인 전극(403, Z)은 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 상부 유전체 층(404)에 의해 덮혀지고, 상부 유전체 층(404) 상면에는 방전 조건을 용이하게 하기 위하여 산화마그네슘(MgO)을 증착한 보호 층(405)이 형성된다.The front panel 400 has one discharge space, that is, the scan electrodes 402 and Y and the sustain electrodes 403 and Z for mutually discharging and maintaining light emission of the discharge cells, i.e., transparent electrodes formed of a transparent ITO material. The scan electrodes 402 and Y and the sustain electrodes 403 and Z provided by (a) and the bus electrode b made of a metal material are included in pairs. Scan electrodes 402 and Y and sustain electrodes 403 and Z are covered by one or more top dielectric layers 404 that limit the discharge current and insulate the electrode pairs, and discharge on top of top dielectric layer 404. In order to facilitate the condition, a protective layer 405 on which magnesium oxide (MgO) is deposited is formed.

후면 패널(410)은 복수개의 방전 공간 즉, 방전 셀을 형성시키기 위한 스트라이프 타입(또는 웰 타입)의 격벽(412)이 평행을 유지하여 배열된다. 또한, 어드레스 방전을 수행하여 진공자외선을 발생시키는 다수의 어드레스 전극(413, X)이 격벽(412)에 대해 평행하게 배치된다. 후면 패널(410)의 상측면에는 어드레스 방전 시 화상표시를 위한 가시광선을 방출하는 R, G, B 형광체(414)가 도포된다. 어드레스 전극(413, X)과 형광체(414) 사이에는 어드레스 전극(413, X)을 보호하기 위한 하부 유전체 층(415)이 형성된다.The rear panel 410 has a plurality of discharge spaces, that is, stripe type (or well type) barrier ribs 412 for forming discharge cells are arranged in parallel. In addition, a plurality of address electrodes 413 and X for performing address discharge to generate vacuum ultraviolet rays are disposed in parallel with the partition wall 412. On the upper side of the rear panel 410, R, G, and B phosphors 414 which emit visible light for image display during address discharge are coated. A lower dielectric layer 415 is formed between the address electrodes 413 and X and the phosphor 414 to protect the address electrodes 413 and X.

여기 도 4에서는 본 발명이 적용될 수 있는 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 4의 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 4에서는 플라즈마 디스플레이 패널(300)에는 스캔 전극(402, Y), 서스테인 전극(403, Z), 어드레스 전극(413, X)이 형성된 것을 도시하고 있지만, 본 발명의 플라즈마 디스플레이 장치에 적용되는 플라즈마 디스플레이 패널(300)의 전극은 스캔 전극(402, Y), 서스테인 전극(403, Z) 중 하나 이상이 생략될 수도 있는 것이다.In FIG. 4, only an example of the plasma display panel to which the present invention can be applied is shown and described, and the present invention is not limited to the plasma display panel having the structure of FIG. 4. For example, in FIG. 4, the plasma display panel 300 includes scan electrodes 402 and Y, sustain electrodes 403 and Z, and address electrodes 413 and X. At least one of the scan electrodes 402 and Y and the sustain electrodes 403 and Z may be omitted as an electrode of the plasma display panel 300 applied to the apparatus.

또한, 여기 도 4에서는 전술한 스캔 전극(402, Y)과 서스테인 전극(403, Z)은 각각 투명 전극(a)과 버스 전극(b)으로 이루어지는 것만을 도시하고 있지만, 이와는 다르게 스캔 전극(402, Y)과 서스테인 전극(403, Z) 중 하나 이상은 버스 전극(b)만으로 이루어지는 것도 가능한 것이다.In addition, in FIG. 4, the scan electrodes 402 and Y and the sustain electrodes 403 and Z described above only show transparent electrodes a and bus electrodes b, respectively. , Y) and the sustain electrodes 403 and Z may consist of only the bus electrode b.

또한, 스캔 전극(402, Y)과 서스테인 전극(403, Z)이 전면 패널(400)에 포함되고, 어드레스 전극(413, X)은 후면 패널(410)에 포함되는 것만을 도시하고 설명하고 있지만, 전면 패널(400)에 모든 전극들이 형성되거나 또는 스캔 전극(402, Y), 서스테인 전극(403, Z), 어드레스 전극(413, X) 중 적어도 어느 하나의 전극이 격벽(412) 상에 형성되는 것도 가능한 것이다.In addition, although only the scan electrodes 402 and Y and the sustain electrodes 403 and Z are included in the front panel 400, and the address electrodes 413 and X are included in the rear panel 410, All electrodes are formed on the front panel 400, or at least one of the scan electrodes 402 and Y, the sustain electrodes 403 and Z, and the address electrodes 413 and X is formed on the partition wall 412. It is also possible.

이러한 도 4의 설명을 종합하면, 본 발명이 적용될 수 있는 플라즈마 디스플 레이 패널은 구동 전압을 공급하기 위한 복수의 어드레스 전극(413, X)이 형성된 것이고, 그 이외의 조건은 무방한 것이다.4, the plasma display panel to which the present invention can be applied is formed with a plurality of address electrodes 413 and X for supplying a driving voltage, and other conditions may be used.

여기서, 도 4의 설명을 마무리하고, 도 3의 설명을 이어가기로 한다.Here, the description of FIG. 4 is finished and the description of FIG. 3 is continued.

도 3에서 전술한 각각의 구동부(301, 302, 303)는 하나의 프레임에 포함된 하나 이상의 서브필드에서 플라즈마 디스플레이 패널(300)에 형성된 복수의 전극들에 소정의 구동 전압을 공급하는 방법으로 복수의 전극들을 구동시킨다.Each of the drivers 301, 302, and 303 described above with reference to FIG. 3 is a method of supplying a predetermined driving voltage to a plurality of electrodes formed in the plasma display panel 300 in one or more subfields included in one frame. To drive the electrodes.

데이터 구동부(301)는 플라즈마 디스플레이 패널(300)에 형성된 어드레스 전극들(X1 내지 Xm)에 데이터를 공급한다.The data driver 301 supplies data to the address electrodes X 1 to Xm formed in the plasma display panel 300.

스캔 구동부(302)는 플라즈마 디스플레이 패널(300)의 스캔 전극(Y1 내지 Yn)을 구동시킨다. 스캔 구동부(302)는 방전 셀 내에 벽 전하(Wall Charge)가 균일하게 형성되도록 리셋 펄스를 공급한다. 또한 스캔 펄스와 방전을 유지하여 영상이 표시 되도록 서스테인 펄스를 공급한다.The scan driver 302 drives the scan electrodes Y 1 to Yn of the plasma display panel 300. The scan driver 302 supplies a reset pulse to uniformly form a wall charge in the discharge cell. In addition, sustain pulses and discharges are supplied to sustain pulses to display an image.

서스테인 구동부(303)는 플라즈마 디스플레이 패널(300)에 형성된 스캔 전극들(Y1 내지 Yn)을 구동한다. 즉 서스테인 구동부(303)는 서스테인 전극(Z)에 바이어스 펄스, 서스테인 펄스 등을 공급한다.The sustain driver 303 drives the scan electrodes Y 1 to Yn formed in the plasma display panel 300. That is, the sustain driver 303 supplies a bias pulse, a sustain pulse, and the like to the sustain electrode Z.

이와 같이, 플라즈마 디스플레이 장치가 전술한 각각의 구동부(301, 302, 303)를 포함하는 경우, 전술한 각각의 구동부(301, 302, 303)가 플라즈마 디스플레이 패널(300)의 복수의 전극들을 구동시키기 위한 구동 방법의 일례를 첨부된 도 5를 참조하여 상세히 살펴보면 다음과 같다.As such, when the plasma display apparatus includes the above-described drivers 301, 302, and 303, the above-described drivers 301, 302, and 303 may drive the plurality of electrodes of the plasma display panel 300. An example of a driving method for this will be described in detail with reference to FIG. 5.

도 5는 도 3에 도시된 데이터 구동부, 스캔 구동부, 서스테인 구동부가 플라즈마 디스플레이 패널을 구동하는 방법의 일례를 설명하기 위한 도면이다.FIG. 5 is a diagram for describing an example of a method of driving the plasma display panel by the data driver, the scan driver, and the sustain driver shown in FIG. 3.

도 5를 참조하면, 도 3에서 전술한 각각의 구동부(301, 302, 303)는 리셋 기간, 어드레스 기간 및 서스테인 기간 중 적어도 하나 이상의 기간에서 어드레스 전극(X), 스캔 전극(Y), 서스테인 전극(Z)에 구동 전압을 공급한다.Referring to FIG. 5, each of the driving units 301, 302, and 303 described above in FIG. 3 may include an address electrode X, a scan electrode Y, and a sustain electrode in at least one of a reset period, an address period, and a sustain period. The driving voltage is supplied to (Z).

스캔 구동부(302)는, 도 5에서와 같이 리셋 기간의 셋업 기간에서는 스캔 전극(Y)에 상승 램프 파형(Ramp-up)을 공급한다.The scan driver 302 supplies the rising ramp waveform Ramp-up to the scan electrode Y in the setup period of the reset period as shown in FIG.

이러한, 상승 램프파형에 의해 전화면의 방전 셀 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극(X)과 서스테인 전극(Z) 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극(Y) 상에는 부극성의 벽 전하가 쌓이게 된다.Due to this rising ramp waveform, a weak dark discharge occurs in the discharge cell at the full screen. This setup discharge causes positive wall charges to accumulate on the address electrode X and the sustain electrode Z, and negative wall charges to accumulate on the scan electrode Y.

또한, 스캔 구동부(302)는, 셋다운 기간에서 스캔 전극(Y)에 상승 램프파형을 공급한 후, 상승 램프 파형의 최고 전압보다 낮은 정극성 전압에서 떨어지기 시작하여 그라운드(GND)레벨 전압 이하의 특정 전압레벨까지 떨어지는 하강 램프 파형(Ramp-down)을 공급한다. 이에 따라, 방전 셀 내에 미약한 소거방전을 일으킴으로써 방전 셀 내에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽 전하가 방전 셀 내에 균일하게 잔류된다.In addition, the scan driver 302 supplies the rising ramp waveform to the scan electrode Y in the set-down period, and then starts to fall from the positive voltage lower than the highest voltage of the rising ramp waveform to be lower than the ground (GND) level voltage. Supply a ramp-down ramp down to a specific voltage level. As a result, a weak erase discharge is generated in the discharge cell, thereby sufficiently erasing wall charges excessively formed in the discharge cell. By this set-down discharge, wall charges such that the address discharge can stably occur remain uniformly in the discharge cell.

또한, 스캔 구동부(302)는, 어드레스 기간에서 스캔 기준 전압(Vsc)으로부터 하강하는 부극성 스캔 펄스를 스캔 전극(Y)에 공급한다. 아울러 데이터 구동부 (301)는 전술한 스캔 펄스에 대응되어 어드레스 전극(X)에 정극성의 데이터 펄스를 공급한다. 이러한 스캔 펄스와 데이터 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이터 펄스가 인가되는 방전 셀 내에는 어드레스 방전이 발생된다. 어드레스 방전에 의해 선택된 방전 셀 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다. 이에 따라, 스캔 전극(Y)이 스캐닝(Scanning)되는 것이다.The scan driver 302 also supplies the scan electrode Y with a negative scan pulse that falls from the scan reference voltage Vsc in the address period. In addition, the data driver 301 supplies a positive data pulse to the address electrode X in response to the above-described scan pulse. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the reset period are added, an address discharge is generated in the discharge cell to which the data pulse is applied. In the discharge cells selected by the address discharge, wall charges are formed such that a discharge can occur when the sustain voltage Vs is applied. Accordingly, the scan electrode Y is scanned.

이러한, 어드레스 기간 이후의 서스테인 기간에서 스캔 구동부(302)와 서스테인 구동부(303)가 각각 스캔 전극(Y)과 서스테인 전극(Z)에 교번적으로 서스테인 펄스(SUS)를 공급하는 것이다.In the sustain period after the address period, the scan driver 302 and the sustain driver 303 alternately supply the sustain pulse SUS to the scan electrode Y and the sustain electrode Z, respectively.

이에 따라, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.Accordingly, the discharge cells selected by the address discharge have the sustain voltage, that is, the display discharge, between the scan electrode Y and the sustain electrode Z each time the sustain pulse is applied while the wall voltage and the sustain pulse in the discharge cell are added. Get up.

이와 같은 구동 방법은 일례에 따라 설명한 것으로 소거 기간이 더 추가되거나 하나의 구동부만이 서스테인 펄스(SUS)를 공급하는 등 전술한 바와 다르게 구동될 수도 있다.Such a driving method is described according to an example, and may be driven differently from the above-described method such that an erase period is further added or only one driving unit supplies the sustain pulse SUS.

여기서, 전술한 어드레스 기간에서 스캔 펄스와 대응되게 어드레스 전극(X)에 데이터 펄스를 공급하기 위한 데이터 구동부(301)를 첨부된 도 6을 참조하여 보다 상세히 살펴보면 다음과 같다.Here, the data driver 301 for supplying a data pulse to the address electrode X corresponding to the scan pulse in the above-described address period will be described in more detail with reference to FIG. 6.

도 6은 도 3에 도시된 데이터 구동부의 일례를 보다 상세히 설명하기 위한 도면이다.6 is a view for explaining an example of the data driver shown in FIG. 3 in more detail.

도시된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 장치의 일례에서, 데이터 구동부(301)의 일례는 제 1 바이어스 전압 공급 제어부(610), 제 2 바이어스 전압 공급 제어부(620), 전압 저장부(630), 저장 전압 공급 제어부(650), 전압 공급 경로 제공부(641) 및 접지 제어부(642)를 포함한다.As shown, in one example of the plasma display apparatus according to the present invention, one example of the data driver 301 may include a first bias voltage supply controller 610, a second bias voltage supply controller 620, and a voltage storage unit 630. , A storage voltage supply controller 650, a voltage supply path provider 641, and a ground controller 642.

또한, 이들은 도시된 바와 같이 제 1 바이어스 전압 공급 제어부(610)의 일단은 제 1 바이어스 전압원과 연결되고 제 1 바이어스 전압 공급 제어부(610)의 타단은 전압 저장부(630)의 일단과 전압 공급 경로 제공부(641)의 일단과 연결된다.In addition, as shown, one end of the first bias voltage supply controller 610 is connected to the first bias voltage source, and the other end of the first bias voltage supply controller 610 is connected to one end of the voltage storage unit 630 and the voltage supply path. It is connected to one end of the providing unit 641.

전압 저장부(630)의 타단은 제 2 바이어스 전압 공급 제어부(620)의 일단과 저장 전압 공급 제어부(650)의 일단과 공통 연결되고, 제 2 바이어스 전압 공급 제어부(620)의 타단은 제 2 바이어스 전압 공급원과 연결된다. 또한 저장 전압 공급 제어부(650)의 타단은 그라운드 레벨의 전압(GND)과 연결된다.The other end of the voltage storage unit 630 is commonly connected to one end of the second bias voltage supply control unit 620 and one end of the storage voltage supply control unit 650, and the other end of the second bias voltage supply control unit 620 is the second bias. It is connected to the voltage source. In addition, the other end of the storage voltage supply controller 650 is connected to the ground level voltage GND.

전압 공급 경로 제공부(641)의 타단은 어드레스 전극과 접지 제어부(642)의 일단과 연결되고 접지 제어부(642)의 타단은 그라운드 레벨의 전압(GND)과 연결된다.The other end of the voltage supply path providing unit 641 is connected to the address electrode and one end of the ground control unit 642 and the other end of the ground control unit 642 is connected to the ground level voltage GND.

전압 저장부(630)는 전압 저장을 위한 커패시터(C)를 포함하고 자신에게 공급되는 전압을 저장한다.The voltage storage unit 630 includes a capacitor C for voltage storage and stores a voltage supplied to the voltage storage unit 630.

여기서, 제 1 바이어스 전압 공급 제어부(610)는 제 1 바이어스 전압(Vb1) 공급 제어를 위한 스위치 Qb1을 포함하고 도시하지 않은 제 1 바이어스 전압원으로부터 공급되는 제 1 바이어스 전압(Vb1)을 어드레스 전극(X)으로 공급함과 함께 전압 저장부(630)에서 제 1 바이어스 전압(Vb1)이 충전되도록 제 1 바이어스 전압 (Vb1)을 전압 저장부(630)의 일단에 공급하도록 제어한다.Here, the first bias voltage supply control unit 610 includes a switch Qb1 for supply control of the first bias voltage Vb1 and receives the first bias voltage Vb1 supplied from a first bias voltage source (not shown). And the first bias voltage Vb1 is supplied to one end of the voltage storage unit 630 so that the first bias voltage Vb1 is charged in the voltage storage unit 630.

이러한, 제 1 바이어스 전압 공급 제어부(610)를 통해 공급되는 바이어스 전압(Vb1)은 어드레스 기간에서 어드레스 방전이 발생하지 않도록 하는 전압 크기를 갖는다. 여기서, 이러한 제 1 바이어스 전압(Vb1)은 그라운드 레벨(GND)의 전압 보다는 높고 데이터 전압(Va)보다는 낮은 전압인 것이 더욱 바람직하다. 즉, 0V < Vb1 < Va 인 관계가 성립하는 것이다. 이때 전압 저장부(630) 일단의 전압은 Vb1이 되고 전압 저장부(630) 타단의 전압은 그라운드 레벨의 전압(GND)이 된다.The bias voltage Vb1 supplied through the first bias voltage supply controller 610 has a voltage magnitude such that address discharge does not occur in the address period. Here, the first bias voltage Vb1 is more preferably a voltage higher than the voltage of the ground level GND and lower than the data voltage Va. In other words, a relationship of 0V <Vb1 <Va is established. At this time, the voltage of one end of the voltage storage unit 630 becomes Vb1 and the voltage of the other end of the voltage storage unit 630 becomes the ground level voltage GND.

제 2 바이어스 전압 공급 제어부(620)는 제 2 바이어스 전압(Vb2) 공급 제어를 위한 스위치 Qb2를 포함하고 도시하지 않은 제 2 바이어스 전압원으로부터 공급되는 제 2 바이어스 전압(Vb2)을 전압 저장부(630)의 타단에 공급하여 전압 저장부(630)에 이미 충전되어 있던 제 1 바이어스 전압(Vb1)과 합산하여 어드레스 전극(X)에 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합인 데이터 전압(Va)이 공급되도록 한다.The second bias voltage supply controller 620 includes a switch Qb2 for controlling the supply of the second bias voltage Vb2 and stores the second bias voltage Vb2 supplied from a second bias voltage source (not shown). The first bias voltage Vb1, which is supplied to the other end of the circuit, is added to the first bias voltage Vb1 already charged in the voltage storage unit 630, and the data is the sum of the first bias voltage Vb1 and the second bias voltage Vb2 to the address electrode X. The voltage Va is supplied.

이러한, 제 2 바이어스 전압 공급 제어부(620)를 통해 공급되는 바이어스 전압(Vb2)은 어드레스 기간에서 어드레스 방전이 발생하지 않도록 하는 전압 크기를 갖는다. 여기서, 이러한 제 2 바이어스 전압(Vb2)은 그라운드 레벨(GND)의 전압보다는 높고 데이터 전압(Va)보다는 낮은 전압인 것이 더욱 바람직하다. 즉, 0V < Vb2 < Va 인 관계가 성립하는 것이다. 또한 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합은 어드레스 기간에서 어드레스 방전이 발생 되는 전압과 동일한 데이터 전압(Va)이 된다. 즉 Va = Vb1 + Vb2 인 관계가 성립하는 것이다.The bias voltage Vb2 supplied through the second bias voltage supply controller 620 has a voltage magnitude such that address discharge does not occur in the address period. Here, the second bias voltage Vb2 is more preferably a voltage higher than the voltage of the ground level GND and lower than the data voltage Va. In other words, the relationship of 0V <Vb2 <Va is established. In addition, the sum of the first bias voltage Vb1 and the second bias voltage Vb2 becomes the same data voltage Va as the voltage at which the address discharge is generated in the address period. In other words, the relationship Va = Vb1 + Vb2 is established.

즉, 제 2 바이어스 전압(Vb2)이 전압 저장부(630)의 타단에 공급되면, 전압 저장부(630)의 타단의 전압은 그라운드 레벨의 전압(GND)에서 제 2 바이어스 전압(Vb2)만큼 상승하게 되고 제 1 바이어스 전압(Vb1)을 저장하고 있는 전압 저장부(Vb1)의 일단의 전압은 제 1 바이어스 전압(Vb1)에서 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합인 데이터 전압(Va)이 되고 이러한 데이터 전압(Va)이 어드레스 전극(X)으로 공급되는 것이다.That is, when the second bias voltage Vb2 is supplied to the other end of the voltage storage unit 630, the voltage at the other end of the voltage storage unit 630 increases by the second bias voltage Vb2 at the ground level voltage GND. The voltage at one end of the voltage storage unit Vb1 storing the first bias voltage Vb1 is the sum of the first bias voltage Vb1 and the second bias voltage Vb2 in the first bias voltage Vb1. The voltage Va becomes such that the data voltage Va is supplied to the address electrode X.

이때 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)은 동일 또는 상이한 것이 바람직하다. 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)을 동일하게 하면 구동을 위한 전압공급원을 하나로 줄일 수 있는 효과가 있다.In this case, the first bias voltage Vb1 and the second bias voltage Vb2 are preferably the same or different. If the first bias voltage Vb1 and the second bias voltage Vb2 are the same, the voltage supply source for driving can be reduced to one.

또한 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)을 상이하게 하면 데이터 펄스의 방전 개시 전압이 예를 들어 80V에서 100V 사이라고 하면, 제 1 바이어스 전압(Vb1)을 70V 정도로 잡고 제 2 바이어스 전압(Vb2)을 30V 정도로 잡으면 실제 어드레스 방전을 일으키기 위해 제 2 바이어스 공급 제어부(620)를 통해 30V 정도의 전압만 더 인가해주면 되므로 전압 피킹에 의한 노이즈와 전자파를 줄일 수 있는 효과가 있다. 이는 뒤에 설명할 도 11을 통하여 더욱 상세히 설명된다.If the first bias voltage Vb1 and the second bias voltage Vb2 are different from each other, and the discharge start voltage of the data pulse is, for example, 80 V to 100 V, the first bias voltage Vb1 is about 70 V, and the second When the bias voltage Vb2 is set to about 30V, only a voltage of about 30V is additionally applied through the second bias supply controller 620 to cause an actual address discharge, thereby reducing noise and electromagnetic waves due to voltage peaking. This is explained in more detail through FIG. 11 which will be described later.

저장 전압 공급 제어부(650)는 전압 저장부(630)의 타단에 그라운드 레벨의 전압(GND) 공급 제어를 위한 스위치 Qc를 포함하고 저장 전압 저장부(630)에 저장된 전압이 어드레스 전극(X)에 공급되도록 한다. 즉 저장 전압 공급 제어부(650)가 턴-온(Turn-On)되어 전압 저장부(630) 타단의 전압이 제 2 바이어스 전압(Vb2)에서 그라운드 레벨의 전압(GND)으로 된다. 이로 인해 전압 저장부(630) 일단의 전압이 데이터 전압(Va)에서 제 1 바이어스 전압(Vb1)으로 하강하게 된다. 이때 이러한 제 1 바이어스 전압(Vb1)이 어드레스 전극(X)에 공급되는 것이다.The storage voltage supply control unit 650 includes a switch Qc for controlling the ground level voltage GND supply at the other end of the voltage storage unit 630, and the voltage stored in the storage voltage storage unit 630 is applied to the address electrode X. To be supplied. That is, the storage voltage supply controller 650 is turned on so that the voltage at the other end of the voltage storage unit 630 becomes the ground level voltage GND from the second bias voltage Vb2. As a result, the voltage of one end of the voltage storage unit 630 falls from the data voltage Va to the first bias voltage Vb1. At this time, the first bias voltage Vb1 is supplied to the address electrode X.

전압 공급 경로 제어부(641)는 어드레스 전극(X)으로 공급되는 전압의 공급을 제어하는 탑 스위치(Qt)를 포함하고 전압 저장부(630) 및 제 1 바이어스 전압 공급 제어부(610)로부터 어드레스 전극(X)으로의 전압 공급 경로를 제공한다. 즉 어드레스 방전을 위한 어드레스 펄스가 공급되는 동안 계속하여 턴-온(Turn-On)되어 어드레스 전극(X)에 전압 공급 경로를 제공한다.The voltage supply path controller 641 includes a top switch Qt for controlling the supply of the voltage supplied to the address electrode X, and the address electrode (610) from the voltage storage unit 630 and the first bias voltage supply controller 610. Provide a voltage supply path to X). That is, while the address pulse for address discharge is supplied, it is continuously turned on to provide a voltage supply path to the address electrode X.

접지 제어부(642)는 어드레스 전극(X)에 그라운드 레벨 전압(GND)의 공급을 제어하는 바텀 스위치(Qb)를 포함하고 어드레스 전극(X)을 접지시키는 역할을 한다. 즉 어드레스 펄스의 공급이 중단되는 경우 어드레스 전극(X)을 접기 시키는 역할을 한다.The ground controller 642 includes a bottom switch Qb for controlling the supply of the ground level voltage GND to the address electrode X, and serves to ground the address electrode X. That is, when the supply of the address pulse is interrupted, the address electrode X is folded.

또한, 전압 공급 경로 제어부(641)와 접지 제어부(642)는 전압 저장부(630), 제 1 바이어스 전압 공급 제어부(610), 제 2 바이어스 전압 공급 제어부(620) 및 저장 전압 공급 제어부(650)로부터 독립되어 하나의 모듈(Module)로서 640과 같이 형성되는 것이 바람직하다. 예를 들면, TCP(Tape Carrier Package) 상에 하나의 칩(Chip)의 형태로서 데이터 드라이브 집적소자(640)로 형성되는 것이 바람직하다.In addition, the voltage supply path control unit 641 and the ground control unit 642 may include a voltage storage unit 630, a first bias voltage supply control unit 610, a second bias voltage supply control unit 620, and a storage voltage supply control unit 650. It is preferable to be formed as 640 as one module independently of the module. For example, it is preferable that the data drive integrated device 640 be formed in the form of one chip on a tape carrier package (TCP).

여기서, 전술한 스위치 Qb1, Qb2 ,Qc, Qt, Qb는 스위칭 역할을 할 수 있는 소자면 어떤 소자든 가능하다. 예를 들면 전계 효과 트랜지스터(Field Effect Transistor)나 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor : IGBT)가 있다.Here, the above-described switches Qb1, Qb2, Qc, Qt, and Qb may be any device as long as the device can play a switching role. For example, there is a field effect transistor or an insulated gate bipolar transistor (IGBT).

이와 같은 도 6에 도시된 데이터 구동부의 일례에 따른 동작을 첨부된 도 7 및 도 8a 내지 도 8d를 참조하여 살펴보면 다음과 같다. 여기서는 도 6에 도시된 구동부의 동작 타이밍의 일례와 동작 과정을 설명하기 위해 도 7과 도 8a 내지 도 8e를 함께 참조하여 설명한다.An operation according to an example of the data driver illustrated in FIG. 6 will be described with reference to FIGS. 7 and 8A through 8D. Here, an example of an operation timing and an operation process of the driver illustrated in FIG. 6 will be described with reference to FIGS. 7 and 8A to 8E.

도 7은 도 6에 도시된 데이터 구동부의 일례에 따른 동작을 설명하기 위한 동작 타이밍의 일례를 나타낸 도면이다.FIG. 7 is a diagram illustrating an example of operation timing for describing an operation according to an example of the data driver illustrated in FIG. 6.

또한, 도 8a 내지 도 8e는 도 7에 도시된 동작 타이밍도에 따라 도 6에 도시된 데이터 구동부가 동작하는 과정을 설명하기 위한 도면이다.8A to 8E are diagrams for describing a process of operating the data driver shown in FIG. 6 according to the operation timing diagram shown in FIG. 7.

먼저, 도 7에 도시된 바와 같이, 어드레스 기간의 d1의 기간에서 스위치 Qb1, Qc, Qt가 턴 온(Turn on) 되면 도 8a에 도시된 바와 같이 제 1 바이어스 전압원, Qb1, C, Qc, 접지로 이어지는 전류 패스와 제 1 바이어스 전압원, Qb1, Qt, 어드레스 전극으로 이어지는 전류패스가 형성된다.First, as shown in FIG. 7, when the switches Qb1, Qc, and Qt are turned on in the period of d1 of the address period, the first bias voltage source, Qb1, C, Qc, ground, as shown in FIG. 8A. And a current path leading to the first bias voltage source, Qb1, Qt, and address electrode.

이와 같이 되면 제 1 바이어스 전압원의 제 1 바이어스 전압(Vb1)이 C에 공급되고, 아울러 어드레스 전극(X)에도 공급된다. 이때 C에는 제 1 바이어스 전압(Vb1)이 저장된다. 이때, 도 8a에 도시된 제 1 노드(N1)의 전압이 Vb1으로 상승하게 되고 제 2 노드(N2)의 전압은 그라운드 레벨의 전압(GND)을 유지하게 된다. 또한 제 3 노드(N3)의 전압은 제 1 노드와 동일하게 Vb1이 된다.In this case, the first bias voltage Vb1 of the first bias voltage source is supplied to C, and also to the address electrode X. At this time, the first bias voltage Vb1 is stored in C. At this time, the voltage of the first node N1 shown in FIG. 8A increases to Vb1 and the voltage of the second node N2 maintains the ground level voltage GND. In addition, the voltage of the third node N3 becomes Vb1 similarly to the first node.

이와 같이 되면 도 7의 d1기간에서와 같이 어드레스 전극(X)의 전압이 제 1 바이어스 전압(Vb1)까지 상승한다. 여기서, 제 1 바이어스 전압(Vb1)의 크기는 그라운드 레벨의 전압(GND)보다 크고 데이터 전압(Va)보다 작기 때문에 이러한 d1기 간에서는 어드레스 방전이 발생하지 않는다.In this case, as in the period d1 of FIG. 7, the voltage of the address electrode X increases to the first bias voltage Vb1. Here, since the magnitude of the first bias voltage Vb1 is larger than the voltage GND at the ground level and smaller than the data voltage Va, no address discharge occurs during this d1 period.

어드레스 기간의 d2의 기간에서, 스위치 Qb2, Qt가 턴 온(Turn on)되면 8b에 도시된 바와 같이 제 2 바이어스 전압원, C, Qt, 어드레스 전극(X)으로 이어지는 전류 패스가 형성된다.In the period of d2 of the address period, when the switches Qb2 and Qt are turned on, current paths leading to the second bias voltage source, C, Qt, and the address electrode X are formed as shown in 8b.

이와 같이 되면 제 2 바이어스 전압원의 제 2 바이어스 전압(Vb2)이 C에 공급되어 제 2 노드(N1)의 전압이 그라운드 레벨의 전압(GND)에서 제 2 바이어스 전압(Vb2)으로 상승한다. 이와 같이 되면, 8b에 도시된 바와 같이 C는 Vb1의 전압 차를 유지해야하므로 제 1 노드(N1)의 전압이 제 1 바이어스 전압(Vb1)에서 제 1 바이어스 전압(Vb1)과 제 2 바이서스 전압(Vb2)의 합으로 상승하게 된다.In this case, the second bias voltage Vb2 of the second bias voltage source is supplied to C to increase the voltage of the second node N1 from the ground level voltage GND to the second bias voltage Vb2. In this case, as shown in 8b, C must maintain the voltage difference of Vb1, so that the voltage of the first node N1 is equal to the first bias voltage Vb1 and the second bias voltage at the first bias voltage Vb1. It rises to the sum of (Vb2).

이와 같이 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합은 데이터 전압(Va)이 되고 제 3 노드(N3)의 전압도 데이터 전압(Va)으로 동일하여, 도 7의 d2기간에서와 같이 어드레스 전극(X)에 데이터 전압(Va)이 공급된다. 이와 같은 데이터 전압(Va)은 어드레스 전극(X)에 공급되어 어드레스 방전을 발생시킨다.Thus, the sum of the first bias voltage Vb1 and the second bias voltage Vb2 becomes the data voltage Va and the voltage of the third node N3 is also equal to the data voltage Va, so that the period d2 of FIG. As in the above, the data voltage Va is supplied to the address electrode X. The data voltage Va is supplied to the address electrode X to generate address discharge.

이와 같이 데이터 전압(Va)을 어드레스 전극(X)에 공급하게 되면, 종래에 한번에 어드레스 전극(X)에 데이터 전압(Va)을 인가했을 때보다 회로에 가해지는 부담이 훨씬 줄어들게 된다. 그리고 스위칭 소자는 제 1 바이어스 전압(Vb1) 또는 제 2 바이어스 전압(Vb2)의 크기를 감당할 수 있을 정도의 내전압 특성만 가지면 되므로 데이터 전압(Va)을 견딜 수 있는 정도의 내전압을 가질 필요가 없게 되고 따라서 보다 저렴한 스위칭 소자를 사용할 수 있어 비용 절감의 효과가 있다.As such, when the data voltage Va is supplied to the address electrode X, the burden on the circuit is much less than when the data voltage Va is applied to the address electrode X at once. In addition, the switching element need only have a withstand voltage characteristic that can handle the magnitude of the first bias voltage Vb1 or the second bias voltage Vb2, so that the switching element does not need to have a withstand voltage enough to withstand the data voltage Va. Therefore, a lower cost switching device can be used, which can reduce the cost.

또한, 이로 인해 스위칭에 의해 발생하는 온도도 크게 저감할 수 있는 효과 가 있다.In addition, there is an effect that can significantly reduce the temperature generated by the switching.

또한, 어드레스 전극(X)에 데이터 전압(Va)을 공급하기 위하여 그라운드 레벨의 전압(GND)에서 바로 상승하여 데이터 전압(Va)을 공급하지 아니하고 제 1 바이어스 전압(Vb1)까지 상승한 다음 제 1 바이어스 전압(Vb1)에서 데이터 전압(Va)까지 상승하도록 하여 전압 급상승에 의한 전압 피킹(Peaking)을 줄일 수 있고 이로 인해 발생하는 노이즈(Noise)와 전자파(EMI)도 저감할 수 있는 효과가 있다.In addition, in order to supply the data voltage Va to the address electrode X, the voltage is immediately raised from the ground level voltage GND to rise to the first bias voltage Vb1 without supplying the data voltage Va, and then to the first bias. By increasing the voltage from the voltage Vb1 to the data voltage Va, voltage peaking caused by the voltage surge may be reduced, and noise and electromagnetic waves generated by the voltage surge may be reduced.

어드레스 기간의 d3의 기간에서, 스위치 Qc, Qt가 턴 온(Turn on)되면 8c에 도시된 바와 같이 그라운드 레벨의 전압(GND), Qc, C, Qt, 어드레스 전극(X)으로 이어지는 전류 패스가 형성된다.In the period of d3 of the address period, when the switches Qc and Qt are turned on, the current paths leading to the ground level voltages GND, Qc, C, Qt, and the address electrode X, as shown in 8c, Is formed.

이와 같이 되면 그라운드 레벨의 전압(GND)이 C에 공급되고, 제 2 노드(N2)의 전압이 제 2 바이어스 전압인 Vb2에서 그라운드 레벨의 전압(GND)으로 하강 된다. 그리고 제 1 노드의 전압은 Vb1의 전압차이를 유지해야 하므로 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합에서 Vb1으로 하강하게 된다. 그리고 제 1 노드(N1)와 전압이 동일한 제 3 노드(N3)의 전압도 Vb1으로 하강하게 되고, 도 7의 d3 기간에서와 같이 어드레스 전극(X)에 제 1 바이어스 전압인 Vb1이 공급되는 것이다. 이때 Vb1은 전술한 바와 같이 어드레스 방전을 발생시키지 않게 된다.In this case, the ground level voltage GND is supplied to C, and the voltage of the second node N2 is lowered to the ground level voltage GND at the second bias voltage Vb2. Since the voltage of the first node must maintain the voltage difference of Vb1, the voltage of the first node drops to Vb1 at the sum of the first bias voltage Vb1 and the second bias voltage Vb2. The voltage of the third node N3 having the same voltage as that of the first node N1 is also lowered to Vb1, and the first bias voltage Vb1 is supplied to the address electrode X as in the period d3 of FIG. . At this time, Vb1 does not generate address discharge as described above.

한편, 도 7에 도시된 A와 같이 d3 기간에서 Qb1, Qc, Qt 스위치를 턴 온(Turn ON)하여 d1 기간과 동일한 방법으로 어드레스 전극(X)에 제 1 바이어스 전압(Vb1)을 공급할 수도 있다. 이는 전압 저장부(630)의 커패시터(C) 값이 플라즈마 디스플레이 패널의 커패시터 값보다 월등히 크지 아니한 경우 회로의 안정적인 구 동을 위해 택할 수 있는 다른 방법이다.Meanwhile, as shown in FIG. 7, the first bias voltage Vb1 may be supplied to the address electrode X in the same manner as the d1 period by turning on the Qb1, Qc, and Qt switches in the d3 period. . This is another method that can be selected for stable driving of the circuit when the value of the capacitor C of the voltage storage unit 630 is not much larger than that of the plasma display panel.

이와 같이 어드레스 전극(X)의 전압을 한번에 데이터 전압(Va)에서 그라운드 레벨의 전압(GND)으로 하강하지 아니하고 제 1 바이어스 전압(Vb1)까지만 하강하여 회로의 스위치에 줄 수 있는 부담을 덜게 할 수 있다. 이와 같이 하면 내전압 특성이 낮은 스위칭 소자를 사용할 수 있고 제조 비용을 절감할 수 있는 효과가 있다. 또한, 전압 하강시 하강 폭을 낮추어 전압 피킹(Peaking)에 의한 노이즈(Noise)를 저감하고 전자파(EMI) 발생을 저감할 수 있는 효과가 있다.As such, the voltage of the address electrode X may not be lowered from the data voltage Va to the ground level voltage GND at a time, but only to the first bias voltage Vb1, thereby reducing the burden on the switch of the circuit. have. In this way, a switching device having a low withstand voltage characteristic can be used and manufacturing cost can be reduced. In addition, it is possible to reduce noise due to voltage peaking and to reduce electromagnetic wave (EMI) generation by lowering a drop width during voltage drop.

어드레스 기간의 d4의 기간에서, 스위치 Qb가 턴 온(Turn on)되면 8d에 도시된 바와 같이 그라운드 레벨의 전압(GND), Qb, 어드레스 전극(X)으로 이어지는 전류 패스가 형성된다.In the period of d4 of the address period, when the switch Qb is turned on, a current path is formed that leads to the ground level voltage GND, Qb, and the address electrode X as shown in 8d.

이와 같이 되면 그라운드 레벨의 전압(GND)이 어드레스 전극(X)에 공급되고, 제 3 노드(N3)의 전압이 제 1 바이어스 전압인 Vb1에서 그라운드 레벨의 전압(GND)으로 하강 된다. 그리고 제 3 노드(N3)의 전압인 그라운드 레벨의 전압(GND)이 어드레스 전극(X)에 공급되는 것이다.In this case, the ground level voltage GND is supplied to the address electrode X, and the voltage of the third node N3 falls to the ground level voltage GND at the first bias voltage Vb1. The ground level voltage GND, which is the voltage of the third node N3, is supplied to the address electrode X.

이때 제 1 노드(N1)의 전압은 Qt가 턴 오프(Turn-Off) 상태이므로 제 1 바이어스 전압인 Vb1을 유지하게 되고 제 2 노드(N2)의 전압도 그대로 유지되어 그라운드 레벨의 전압(GND)을 유지하게 된다.At this time, since the voltage of the first node N1 is turned off, Qt maintains the first bias voltage Vb1 and the voltage of the second node N2 is maintained as it is, so that the ground level voltage GND is maintained. Will be maintained.

어드레스 기간의 d5의 기간에서, 스위치 Qc, Qt가 턴 온(Turn on)되면 8e에 도시된 바와 같이 그라운드 레벨의 전압(GND), Qc, C, Qt, 어드레스 전극(X)으로 이어지는 전류 패스가 형성된다.In the period of d5 of the address period, when the switches Qc and Qt are turned on, the current paths leading to the ground level voltages GND, Qc, C, Qt, and the address electrode X as shown in 8e are generated. Is formed.

이와 같이 되면 제 1 노드(N1)의 전압과 제 3 노드(N3)의 전압이 동일하게 되고 C에 저장되어 있던 제 1 바이어스 전압(Vb1)이 그대로 도 7의 d5 기간에서와 같이 어드레스 전극(X)에 공급되는 것이다.In this case, the voltage of the first node N1 and the voltage of the third node N3 are equal to each other, and the first bias voltage Vb1 stored in C remains as it is in the period d5 of FIG. 7. ) Is supplied.

또한, 이와 다르게 도 7의 B와 같이 Qb1, Qc, Qt를 턴 온(Turn On)하여 도 8a와 같은 방식으로, 도 7의 d5 기간에서 어드레스 전극(X)에 제 1 바이어스 전압(Vb1)을 공급할 수도 있다. 이는 전압 저장부(630)의 커패시터(C)가 플라즈마 디스플레이 패널의 커패시터 용량보다 월등히 크지 아니할 때 바람직하다. 이는 회로의 안정적인 구동을 위한 하나의 스위칭 방법이다.Alternatively, as shown in B of FIG. 7, Qb1, Qc, and Qt are turned on, and the first bias voltage Vb1 is applied to the address electrode X in the d5 period of FIG. 7 in the same manner as in FIG. 8A. You can also supply. This is preferable when the capacitor C of the voltage storage unit 630 is not much larger than the capacitor capacity of the plasma display panel. This is one switching method for stable driving of the circuit.

그러나, 이와 다르게 전압 공급 경로 제공부(641)에 복수의 스위치가 포함되고 접지 제어부(642)에 복수의 스위치가 포함되어 복수의 어드레스 전극(X1 내지 Xm)에 동시에 데이터 펄스를 공급하는 것도 가능한데, 다음의 도 10에서는 그 일례에 대해서는 설명한다.Alternatively, a plurality of switches may be included in the voltage supply path providing unit 641 and a plurality of switches may be included in the ground control unit 642 to simultaneously supply data pulses to the plurality of address electrodes X1 to Xm. In the following FIG. 10, the example is demonstrated.

도 9는 도 3에 도시된 데이터 구동부의 다른 일례를 상세히 설명하기 위한 도이다.9 is a view for explaining another example of the data driver shown in FIG. 3 in detail.

도시된 바와 같이, 도 3에 도시된 데이터 구동부의 다른 일례는 전압 공급 경로 제공부를 구성하는 복수의 스위치(Qta, Qtb, Qtc), 접지 제어부를 구성하는 복수의 스위치(Qba, Qbb, Qbc), Qb1, Qb2, Qc로 구성된다.As shown, another example of the data driver shown in FIG. 3 includes a plurality of switches Qta, Qtb, Qtc constituting the voltage supply path providing unit, a plurality of switches Qba, Qbb, Qbc constituting the ground control unit, It consists of Qb1, Qb2, and Qc.

여기서, Qb1, Qb2, Qc에 대한 설명은 도 6에서 설명한 바와 동일하므로 중복되는 설명은 생략한다.Here, the descriptions of Qb1, Qb2, and Qc are the same as those described with reference to FIG. 6, and thus redundant descriptions thereof will be omitted.

전압 공급 경로 제공부를 구성하는 복수의 스위치(Qta, Qtb, Qtc)와 접지 제 어부를 구성하는 복수의 스위치(Qba, Qbb, Qbc) 사이의 각각의 노드(Na, Nb, Nc)는 플라즈마 디스플레이 패널의 각각의 어드레스 전극(Xa, Xb, Xc)에 접속된다. 예를 들면, a 노드(Na)는 Xa 어드레스 전극에, b 노드(Nb)는 Xb 어드레스 전극에, c 노드(Nc)는 Xc 어드레스 전극에 접속된다.Each node Na, Nb, Nc between the plurality of switches Qta, Qtb, Qtc constituting the voltage supply path providing unit and the plurality of switches Qba, Qbb, Qbc constituting the ground control unit is a plasma display panel. Are connected to respective address electrodes Xa, Xb, and Xc. For example, a node Na is connected to the Xa address electrode, b node Nb is connected to the Xb address electrode, and c node Nc is connected to the Xc address electrode.

이러한, 도 9에 도시된 데이터 구동부의 다른 일례에 따른 동작을 도 10을 참조하여 설명한다.Such an operation according to another example of the data driver shown in FIG. 9 will be described with reference to FIG. 10.

도 10은 도 9에 도시된 데이터 구동부의 동작을 설명하기 위한 동작 타이밍을 이상적으로 나타낸 도면이다.FIG. 10 is a diagram ideally showing an operation timing for explaining an operation of the data driver illustrated in FIG. 9.

도 10에 도시된 바와 같이, Qb1은 복수의 어드레스 전극(Xa, Xb, Xc) 중 적어도 하나의 어드레스 전극(X)에 데이터 펄스의 제 1 바이어스 전압(Vb1)이 처음으로 공급될 때 최초의 기간인 d1의 기간에서만 제 1 바이어스 전압(Vb1)을 어드레스 전극(X)에 공급하고 C에 제 1 바이어스 전압(Vb1)을 저장하기 위해 공급되는 동안에 턴-온(Turn On)된다.As shown in FIG. 10, Qb1 is the first period when the first bias voltage Vb1 of the data pulse is first supplied to at least one address electrode X of the plurality of address electrodes Xa, Xb, and Xc. Only during the period d1 is turned on while supplying the first bias voltage Vb1 to the address electrode X and storing the first bias voltage Vb1 in C.

그러나 이와 다르게 영역 A와 같이 회로의 안정적인 구동을 위해 복수의 어드레스 전극(Xa, Xb, Xc) 중 적어도 하나의 어드레스 전극(X)에 데이터 펄스의 제 1 바이어스 전압(Vb1)이 공급되는 동안에, 즉 예를 들어 d1, d3, d4, d6, d7의 기간에서 제 1 바이어스 전압(Vb1)을 어드레스 전극(X)에 공급하고 C에 제 1 바이어스 전압(Vb1)을 저장하기 위해 턴 온(Turn On)된다. 이는 특히 데이터 구동부에 포함된 커패시터(C)의 전기용량 값과 플라즈마 디스플레이 패널의 커패시터 전기 용량 값과 비교하여 데이터 구동부에 포함된 커패시터(C)의 전기용량 값이 상대적으 로 월등히 크지 않은 경우에 적용하는 것이 바람직하다.In contrast, however, while the first bias voltage Vb1 of the data pulse is supplied to at least one of the plurality of address electrodes Xa, Xb, and Xc for the stable driving of the circuit as in the region A, that is, For example, in the periods of d1, d3, d4, d6, and d7, Turn On is supplied to supply the first bias voltage Vb1 to the address electrode X and store the first bias voltage Vb1 in C. do. This is especially true when the capacitance value of the capacitor C included in the data driver is not very large in comparison with the capacitance value of the capacitor C included in the data driver and the capacitor capacitance value of the plasma display panel. It is desirable to.

Qb2는 복수의 어드레스 전극(Xa, Xb, Xc) 중 적어도 하나의 어드레스 전극(X)에 데이터 펄스의 데이터 전압(Va)이 공급되는 동안에 턴 온(Turn On)된다.Qb2 is turned on while the data voltage Va of the data pulse is supplied to at least one address electrode X of the plurality of address electrodes Xa, Xb, and Xc.

Qc는 복수의 어드레스 전극(Xa, Xb, Xc) 중 적어도 하나의 어드레스 전극(X)에 데이터 펄스의 제 1 바이어스 전압(Vb1)이 공급되는 동안에, 도 10의 C에 저장되어 있는 제 1 바이어스 전압(Vb1)을 적어도 하나의 어드레스 전극(X)에 공급하기 위하여 턴 온(Turn On)된다.Qc is a first bias voltage stored in C of FIG. 10 while a first bias voltage Vb1 of a data pulse is supplied to at least one address electrode X of the plurality of address electrodes Xa, Xb, and Xc. Turned on to supply (Vb1) to at least one address electrode (X).

Qta는 Xa 어드레스 전극에 데이터 펄스의 제 1 바이어스 전압(Vb1) 또는 데이터 전압(Va)이 공급되는 동안에 턴 온(Turn On) 된다. Qba는 Xa 어드레스 전극에 그라운드 레벨의 전압(GND)이 공급되는 동안에 턴 온(Turn On) 된다. Qta is turned on while the first bias voltage Vb1 or the data voltage Va of the data pulse is supplied to the Xa address electrode. Qba is turned on while the ground level voltage GND is supplied to the Xa address electrode.

이와 동일하게 Qtb는 Xb 어드레스 전극에 데이터 펄스의 제 1 바이어스 전압(Vb1) 또는 데이터 전압(Va)이 공급되는 동안에 턴 온(Turn On) 되고 Qbb는 Xb 어드레스 전극에 그라운드 레벨의 전압(GND)이 공급되는 동안에 턴 온(Turn On) 된다. 또한 Qtc는 Xc 어드레스 전극에 데이터 펄스의 제 1 바이어스 전압(Vb1) 또는 데이터 전압(Va)이 공급되는 동안에 턴 온(Turn On) 되고, Qbc는 Xc 어드레스 전극에 그라운드 레벨의 전압(GND)이 공급되는 동안에 턴 온(Turn On) 된다.Similarly, Qtb is turned on while the first bias voltage Vb1 or the data voltage Va of the data pulse is supplied to the Xb address electrode, and Qbb is the ground level voltage GND of the Xb address electrode. Turned on while supplied. Qtc is turned on while the first bias voltage Vb1 or the data voltage Va of the data pulse is supplied to the Xc address electrode, and Qbc is supplied with the ground level voltage GND to the Xc address electrode. Turn On during operation.

여기서, 도 10에는 어드레스 방전이 발생되는 기간에서는 Xa, Xb, Xc 어드레스 전극에 데이터 전압(Va)이 공급되고, 어드레스 방전이 발생이 발생되지 아니하는 기간에서는 그라운드 레벨의 전압(GND)이 공급되는 것만 도시하였으나 이와 다르게 어드레스 방전이 발생되는 기간에서는 Xa, Xb, Xc 어드레스 전극에 데이터 전압(Va)이 공급되고, 어드레스 방전이 발생이 발생되지 아니하는 기간에서는 제 1 바이어스 전압(Vb1)이 공급되는 방식으로 도 10에 도시된 데이터 구동부를 동작 시킬수도 있다. 이와 같이 공급되는 것을 플라즈마 디스플레이 패널의 측면에서 설명하면 다음의 도 11과 같다.Here, in FIG. 10, the data voltage Va is supplied to the Xa, Xb, and Xc address electrodes in the period in which the address discharge is generated, and the voltage GND at the ground level is supplied in the period in which the address discharge is not generated. Although only the figure is shown, the data voltage Va is supplied to the Xa, Xb, and Xc address electrodes in the period in which the address discharge is generated, and the first bias voltage Vb1 is supplied in the period in which the address discharge is not generated. It is also possible to operate the data driver shown in FIG. 10 in a manner. This supply is described in terms of the plasma display panel as shown in FIG. 11.

도 11은 도 10과는 다른 방식으로 데이터 펄스가 어드레스 전극에 공급되는 것을 플라즈마 디스플레이 패널의 입장에서 설명하기 위한 도이다.FIG. 11 is a view for explaining the fact that the data pulse is supplied to the address electrode in a manner different from that of FIG.

도시된 바와 같이, 어드레스 전극(X1 내지 Xm), 스캔 전극(Y1 내지 Yn), 서스테인 전극(Z)을 구비한 플라즈마 디스플레이 패널의 어드레스 전극(X1 내지 Xm)에 도 9에 도시된 데이터 구동부에 의해 데이터 펄스가 공급될 수 있다. 여기서는 설명의 편의상 X1과 X2 전극에 어드레스 펄스가 공급되는 경우에 대해서만 설명하였다.As shown, the data electrodes shown in Fig. 9 are provided by the address electrodes X1 to Xm of the plasma display panel having the address electrodes X1 to Xm, the scan electrodes Y1 to Yn, and the sustain electrode Z. Data pulses can be supplied. For convenience of explanation, only the case where the address pulse is supplied to the X1 and X2 electrodes is described.

이때 공급되는 데이터 펄스를 보면, X1 전극에는 101010…10의 형태로 n개의 어드레스 펄스가 공급되고 X2 전극에는 010101…01의 형태로 n개의 어드레스 펄스가 공급된다. 이때 어드레스 방전을 일으키는 데이터 펄스의 값은 1의 값을 가진 값이고 어드레스 방전을 일으키지 아니하는 데이터 펄스의 값은 0의 값을 가진 값이다. 종래에는 데이터 펄스의 값이 101010…10의 형태일 때 데이터 펄스의 전압 레벨은 데이터 전압(Va)과 그라운드 레벨의 전압(GND)을 계속하여 반복하였고 따라서 101010…10의 형태로 데이터 펄스가 공급될 때, 플라즈마 디스플레이 패널에서는 시간당 전압 변화가 매우 크게 일어나므로 전압 피킹이 매우 많이 발생하였고 따라서 노이즈와 전자파가 매우 많이 발생하였다. 또한 전압 피킹에 의한 변이 전 류가 매우 많이 발생하였다. 또한 회로에 매우 큰 부담을 주는 문제가 있었다.At this time, looking at the data pulse supplied, the X1 electrode has 101010... N address pulses are supplied in the form of 10 and the 010101... In the form of 01, n address pulses are supplied. At this time, the value of the data pulse that causes the address discharge is a value having a value of 1 and the value of the data pulse that does not cause the address discharge is a value having a value of zero. Conventionally, the value of the data pulse is 101010... In the form of 10, the voltage level of the data pulse continued to repeat the data voltage Va and the ground level voltage GND. When the data pulse is supplied in the form of 10, since the voltage change per hour in the plasma display panel is very large, the voltage peaking occurs a lot, and thus a lot of noise and electromagnetic waves are generated. In addition, the transition current caused by voltage peaking was very high. There was also a problem that puts a great burden on the circuit.

그러나 이와 다르게 도 11에 도시된 바와 같이 데이터 펄스의 값이 0일 때, 그라운드 레벨의 전압(GND)을 공급하지 아니하고 어드레스 방전이 발생하지 않는 제 1 바이어스 전압(Vb1)을 공급하면, 종래보다 전압 피킹이 훨씬 저감되는 효과를 얻을 수 있다. 따라서 전압 피킹에 의한 노이즈, 전자파, 변이 전류에 의한 문제를 더욱 저감하는 효과를 얻을 수 있는 것이다.However, as shown in FIG. 11, when the value of the data pulse is 0, when the first bias voltage Vb1 is not supplied when the ground level voltage GND is supplied and no address discharge occurs, the voltage is higher than that of the conventional art. The effect that picking is much reduced can be obtained. Therefore, it is possible to further reduce the problems caused by noise, electromagnetic waves, and transition currents due to voltage peaking.

지금까지는 도 3에 도시된 데이터 구동부가 2단으로 데이터 전압(Va)까지 상승하는 구조에 대해서만 설명하였으나 이와 다르게 도 3에 도시된 데이터 구동부가 3단으로 데이터 전압(Va)까지 상승할 수 있는 구조에 대해 다음의 도 13과 14에서 설명한다.Until now, only the structure in which the data driver shown in FIG. 3 rises to the data voltage Va in two stages has been described. However, the structure in which the data driver shown in FIG. 3 may rise to the data voltage Va in three stages is different. This will be described with reference to FIGS. 13 and 14 below.

도 12는 도 3에 도시된 데이터 구동부의 또 다른 일례를 상세히 설명하기 위한 도이다.12 is a view for explaining another example of the data driver shown in FIG. 3 in detail.

도시된 바와 같이, 도 12의 데이터 구동부는 도 6에 도시된 데이터 구동부와 다르게 제 3 바이어스 전압원, Qb3 스위치, C2 커패시터, Qc2 스위치가 제 2 노드(N2)에 접속되어 더 추가될 수 있다. 나머지는 전술한 도 6과 구성이 동일하므로 생략한다.As shown in FIG. 12, unlike the data driver shown in FIG. 6, a third bias voltage source, a Qb3 switch, a C2 capacitor, and a Qc2 switch may be further connected to the second node N2. The rest is omitted since the configuration is the same as in FIG.

이와 같이 하면, 데이터 전압(Va)을 공급하기 위한 데이터 구동부의 스위칭 소자의 내전압 특성이 더 낮은 소자를 사용할 수 있는 효과가 있다.In this way, an element having a lower withstand voltage characteristic of the switching element of the data driver for supplying the data voltage Va can be used.

또한, 데이터 펄스 공급시 발생하는 전압 피킹으로 인한 문제를 도 6에 도시된 데이터 구동부에 비하여 더욱 저감할 수 있는 효과가 있다. 이는 데이터 전압 (Va)을 공급하기 위해 데이터 전압(Va)보다 낮은 3개의 바이어스 전압(Vb1, Vb2, Vb3)을 공급하고 합산하여 데이터 전압(Va)을 만들기 때문이다.In addition, there is an effect that can further reduce the problem caused by voltage picking generated when supplying the data pulse compared to the data driver shown in FIG. This is because three bias voltages Vb1, Vb2, and Vb3, which are lower than the data voltage Va, are supplied and added to supply the data voltage Va, thereby making the data voltage Va.

Qb1은 C1에 제 1 바이어스 전압(Vb1)을 공급하고 Qt를 통하여 어드레스 전극에 제 1 바이어스 전압(Vb1)을 공급한다. 이때 C1은 자신에게 공급된 제 1 바이어스 전압(Vb1)을 저장한다. 이후 Qb2는 제 2 바이어스 전압(Vb2)을 C2에 공급하고 C1에 저장된 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합이 Qt를 통하여 어드레스 전극(X)에 공급되도록 한다. 이때 C2는 자신에게 공급된 제 2 바이어스 전압(Vb2)을 저장한다. 이후 Qb3는 제 3 바이어스 전압(Vb3)과 C2에 저장되어 있는 제 2 바이어스 전압(Vb2)과 C1에 저장되어 있는 제 1 바이어스 전압(Vb1)의 합이 Qt를 통하여 어드레스 전극(X)에 공급되도록 한다. 이때 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)과 제 3 바이어스 전압(Vb3)의 합은 데이터 전압(Va)이 된다. 이러한 데이터 전압(Va)은 어드레스 전극(X)에서 방전을 일으킨다.Qb1 supplies a first bias voltage Vb1 to C1 and a first bias voltage Vb1 to the address electrode through Qt. At this time, C1 stores the first bias voltage Vb1 supplied thereto. Qb2 supplies the second bias voltage Vb2 to C2 and supplies the sum of the first bias voltage Vb1 and the second bias voltage Vb2 stored in C1 to the address electrode X through Qt. At this time, C2 stores the second bias voltage Vb2 supplied thereto. Qb3 is then supplied such that the sum of the third bias voltage Vb3 and the second bias voltage Vb2 stored in C2 and the first bias voltage Vb1 stored in C1 is supplied to the address electrode X through Qt. do. In this case, the sum of the first bias voltage Vb1, the second bias voltage Vb2, and the third bias voltage Vb3 becomes the data voltage Va. This data voltage Va causes a discharge in the address electrode X.

이후 Qc2가 턴 온(Turn On)되어 제 3 노드(N3)의 전압 레벨이 제 3 바이어스 전압(Vb3)에서 그라운드 레벨의 전압으로 하강하게 하여 어드레스 전극(X)에 C2에 저장되어 있는 제 2 바이어스 전압(Vb2)과 C1에 저장되어 있는 제 1 바이어스 전압(Vb1)의 합이 Qt를 통하여 어드레스 전극(X)으로 공급되어 어드레스 전극(X)의 전압은 데이터 전압(Va) 값보다 낮은 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합이 되도록 한다. 이후 Qc1이 턴 온(Turn On) 되어 제 2 노드(N2)의 전압이 제 2 바이어스 전압(Vb2)에서 그라운드 레벨의 전압이 되도록하여 C1에 저장되어 있는 제 1 바이어스 전압(Vb1)만이 Qt를 통하여 어드레스 전극(X)으로 공급되어 어드레스 전극(X)의 전압은 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합보다 낮은 제 1 바이어스 전압(Vb1)이 되도록 한다. 이후, Qb가 턴 온(Turn On)되어 어드레스 전극(X)은 그라운드 레벨의 전압(GND)이 되는 것이다. 이와 같이 데이터 전압(Va)이 어드레스 전극(X)에 공급되는 것이다.Thereafter, Qc2 is turned on to cause the voltage level of the third node N3 to drop from the third bias voltage Vb3 to the voltage of the ground level, thereby storing the second bias stored in C2 at the address electrode X. The sum of the voltage Vb2 and the first bias voltage Vb1 stored in C1 is supplied to the address electrode X through Qt so that the voltage of the address electrode X is lower than the data voltage Va. The sum of the voltage Vb1 and the second bias voltage Vb2 is performed. After that, Qc1 is turned on so that the voltage of the second node N2 becomes the voltage of the ground level at the second bias voltage Vb2 so that only the first bias voltage Vb1 stored in C1 is passed through Qt. The voltage of the address electrode X is supplied to the address electrode X so that the first bias voltage Vb1 is lower than the sum of the first bias voltage Vb1 and the second bias voltage Vb2. Thereafter, Qb is turned on, so that the address electrode X becomes the ground level voltage GND. As such, the data voltage Va is supplied to the address electrode X.

이러한, 도 12의 본 발명의 플라즈마 디스플레이 장치의 동작을 첨부된 도 13을 참조하여 살펴보면 다음과 같다.This operation of the plasma display device of FIG. 12 is described with reference to FIG. 13 as follows.

도 13은 도 12에 도시된 데이터 구동부의 동작을 설명하기 위한 동작 타이밍을 나타낸 도면이다.FIG. 13 is a diagram illustrating an operation timing for describing an operation of the data driver illustrated in FIG. 12.

도 13과 같이, 어드레스 기간의 d1의 기간에서는 Qb1, Qc1, Qt가 턴 온(Turn On)되면, 도 12의 회로에서 제 1 바이어스 전압원, Qb1, C1, Qc1, 접지로 이어지는 전류패스가 형성되고 C1에는 제 1 바이어스 전압(Vb1)이 저장된다. 그리고 이와 동시에 제 1 바이어스 전압원, Qb1, Qt, 어드레스 전극으로 이어지는 전류 패스가 형성되고 도 13의 d1 기간에 도시된 바와 같이 어드레스 전극(X)에는 제 1 바이어스 전압(Vb1)이 공급되는 것이다.As shown in FIG. 13, when Qb1, Qc1, and Qt are turned on in the period d1 of the address period, a current path leading to the first bias voltage source, Qb1, C1, Qc1, and ground is formed in the circuit of FIG. The first bias voltage Vb1 is stored in C1. At the same time, a current path leading to the first bias voltage source, Qb1, Qt, and the address electrode is formed, and the first bias voltage Vb1 is supplied to the address electrode X as shown in the period d1 of FIG. 13.

이후 d2 기간에서 Qb2, Qc2, Qt가 턴 온(Turn On)되면, 도 12의 회로에서 제 2 바이어스 전압원, Qb2, C2, Qc2, 접지로 이어지는 전류패스가 형성되고 C2에는 제 2 바이어스 전압(Vb2)이 저장된다. 그리고 이와 동시에 제 2 바이어스 전압원, Qb2, C1, Qt, 어드레스 전극(X)으로 이어지는 전류 패스가 형성되고 어드레스 전극(X)에는 13의 d1 기간에 도시된 바와 같이 제 1 바이어스 전압(Vb1)과 제 2 바이어스 전압(Vb2)의 합이 공급되는 것이다.After Qb2, Qc2, and Qt are turned on in the d2 period, a current path leading to the second bias voltage source, Qb2, C2, Qc2, and ground is formed in the circuit of FIG. 12, and the second bias voltage Vb2 is formed at C2. ) Is stored. At the same time, a current path is formed that leads to the second bias voltage source, Qb2, C1, Qt, and the address electrode X, and the first bias voltage Vb1 and the first bias voltage are formed on the address electrode X as shown in the period d1 of 13. The sum of the two bias voltages Vb2 is supplied.

이후 d3 기간에서 Qb3, Qt가 턴 온(Turn On)되면, 도 13의 회로에서 제 3 바이어스 전압원, Qb3, C2, C1, Qt, 어드레스 전극(X)으로 이어지는 전류 패스가 형성되고 어드레스 전극(X)에는 13의 d1 기간에 도시된 바와 같이 제 1 바이어스 전압(Va)이 공급되는 것이다. 이와 같이 되면 데이터 전압(Va)에 의해 어드레스 방전이 일어난다.Subsequently, when Qb3 and Qt are turned on in the d3 period, a current path leading to the third bias voltage source, Qb3, C2, C1, Qt, and the address electrode X is formed in the circuit of FIG. 13, and the address electrode X is formed. ) Is supplied with the first bias voltage Va, as shown in the period d1 of 13. In this case, the address discharge is caused by the data voltage Va.

이후 d4의 기간에서, Qc2, Qt가 턴 온(Turn On)되면, 도 12의 회로에서 제 3 노드(N3)의 전압이 제 3 바이어스 전압(Vb3)에서 그라운드 레벨의 전압(GND)으로 하강하고 C2에 저장되어 있던 제 2 바이어스 전압(Vb2)과 C1에 저장되어 있던 제 1 바이어스 전압(Vb1)의 합이 어드레스 전극(X)에 공급되는 것이다.Then, in the period of d4, when Qc2 and Qt are turned on, in the circuit of FIG. 12, the voltage of the third node N3 drops from the third bias voltage Vb3 to the ground level voltage GND. The sum of the second bias voltage Vb2 stored in C2 and the first bias voltage Vb1 stored in C1 is supplied to the address electrode X.

이후, d5의 기간에서, Qc1, Qt가 턴 온(Turn On)되면, 도 12의 회로에서 제 2 노드(N2)의 전압이 제 2 바이어스 전압(Vb2)에서 그라운드 레벨의 전압(GND)으로 하강하고 C1에 저장되어 있던 제 1 바이어스 전압의 합(Vb1)이 어드레스 전극(X)에 공급되는 것이다.Then, in the period of d5, when Qc1 and Qt are turned on, the voltage of the second node N2 drops from the second bias voltage Vb2 to the ground level voltage GND in the circuit of FIG. 12. The sum Vb1 of the first bias voltage stored in C1 is supplied to the address electrode X.

그리고 이후의 d6의 기간에서, Qb가 턴 온(Turn On)되면, 도 12의 회로에서 제 4 노드(N2)의 전압이 제 1 바이어스 전압(Vb1)에서 그라운드 레벨의 전압(GND)으로 하강하고 어드레스 전극(X)의 전압이 그라운드 레벨의 전압(GND)으로 하강하게 되는 것이다.In the subsequent d6 period, when Qb is turned on, the voltage of the fourth node N2 drops from the first bias voltage Vb1 to the ground level voltage GND in the circuit of FIG. 12. The voltage of the address electrode X falls to the ground level voltage GND.

이와 같이, 도 12의 데이터 구동부는 동작 되는 것이다. 그러나 이와 다르게 영역 A에 도시된 바와 같이 d4의 기간에 Qb2가 턴 온(Turn On)되고 d5의 기간에 Qb1이 턴 온(Turn On)되도록 하여 회로를 보다 안정적으로 구동할 수도 있다.As such, the data driver of FIG. 12 is operated. Alternatively, as shown in region A, Qb2 is turned on in the period d4 and Qb1 is turned on in the period d5, thereby driving the circuit more stably.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention. do.

이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 데이터 펄스를 공급하기 위한 데이터 구동부에 하나 이상의 바이어스 전압(Vb)과 커패시터(C)를 회로에 추가하여 데이터 구동부의 열적, 전기적 손상을 방지하고 전체 플라즈마 디스플레이 장치의 동작 안정성을 향상시키는 효과가 있다.As described above in detail, the plasma display apparatus of the present invention adds at least one bias voltage Vb and a capacitor C to a circuit for supplying a data pulse to a circuit to prevent thermal and electrical damage of the data driver. There is an effect of improving the operational stability of the entire plasma display device.

또한, 본 발명의 플라즈마 디스플레이 장치는 데이터 드라이브 집적소자의 내압 특성을 낮추어도 안정적인 동작을 가능케 함으로써, 제조 단가를 낮출 수 있는 효과가 있다.In addition, the plasma display device of the present invention enables a stable operation even if the breakdown voltage characteristic of the data drive integrated device is reduced, thereby reducing the manufacturing cost.

Claims (7)

어드레스 전극이 형성된 플라즈마 디스플레이 패널;A plasma display panel having an address electrode formed thereon; 자신에게 공급되는 전압을 저장하기 위한 전압 저장부;A voltage storage unit for storing a voltage supplied thereto; 제 1 바이어스 전압원이 공급하는 제 1 바이어스 전압을 상기 어드레스 전극 및 상기 전압 저장부로 공급하기 위한 제 1 바이어스 전압 공급 제어부;A first bias voltage supply controller for supplying a first bias voltage supplied by a first bias voltage source to the address electrode and the voltage storage unit; 제 2 바이어스 전압원이 공급하는 제 2 바이어스 전압과 상기 전압 저장부에 저장된 전압이 합산되어 상기 어드레스 전극으로 공급되도록 하기 위한 제 2 바이어스 전압 공급 제어부;A second bias voltage supply control unit for adding the second bias voltage supplied by the second bias voltage source and the voltage stored in the voltage storage unit to be supplied to the address electrode; 상기 전압 저장부에 저장된 전압이 상기 어드레스 전극으로 공급되도록 하는 저장 전압 공급 제어부;A storage voltage supply controller configured to supply a voltage stored in the voltage storage unit to the address electrode; 상기 전압 저장부 및 제 1 바이어스 전압 공급 제어부로부터 어드레스 전극으로의 전압 공급 경로를 제공하기 위한 전압 공급 경로 제공부; 및A voltage supply path providing unit for providing a voltage supply path from the voltage storage unit and the first bias voltage supply control unit to an address electrode; And 상기 어드레스 전극을 접지시키기 위한 접지 제어부;A ground controller for grounding the address electrode; 를 포함하는 플라즈마 디스플레이 장치.Plasma display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압은 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.And the first bias voltage and the second bias voltage are the same. 제 1 항에 있어서,The method of claim 1, 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압은 상이한 것을 특징으로 하는 플라즈마 디스플레이 장치.And the first bias voltage and the second bias voltage are different. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압은 각각The first bias voltage and the second bias voltage are each 어드레스 기간에서 어드레스 방전이 발생 되지 않는 크기의 전압인 것을 특징으로 하는 플라즈마 디스플레이 장치.A plasma display device, characterized in that the voltage is a magnitude of the address discharge does not occur in the address period. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압의 합은The sum of the first bias voltage and the second bias voltage is 상기 어드레스 기간에서 상기 어드레스 방전이 발생 되는 전압과 동일한 데이터 전압인 것을 특징으로 하는 플라즈마 디스플레이 장치.And a data voltage equal to a voltage at which the address discharge is generated in the address period. 제 1 항에 있어서,The method of claim 1, 상기 전압 공급 경로 제어부와 상기 접지 제어부는The voltage supply path control unit and the ground control unit 상기 전압 저장부, 상기 제 1 바이어스 전압 공급 제어부, 상기 제 2 바이어스 전압 공급 제어부 및 상기 저장 전압 공급 제어부로부터 독립되어 하나의 모듈(Module)로서 형성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.And the voltage storage unit, the first bias voltage supply control unit, the second bias voltage supply control unit, and the storage voltage supply control unit are formed as one module. 제 1 항에 있어서,The method of claim 1, 상기 제 1 바이어스 전압 공급 제어부의 일단은 상기 제 1 바이어스 전압원과 연결되고, 상기 제 1 바이어스 전압 공급 제어부의 타단은 상기 전압 저장부의 일단과 상기 전압 공급 경로 제공부의 일단과 연결되고,One end of the first bias voltage supply control unit is connected to the first bias voltage source, the other end of the first bias voltage supply control unit is connected to one end of the voltage storage unit and one end of the voltage supply path providing unit, 상기 전압 저장부의 타단은 상기 제 2 바이어스 전압 공급 제어부의 일단과 상기 저장 전압 공급 제어부의 일단과 공통 연결되고, 상기 제 2 바이어스 전압 공급 제어부의 타단은 상기 제 2 바이어스 전압 공급원과 연결되고,The other end of the voltage storage unit is commonly connected to one end of the second bias voltage supply control unit and one end of the storage voltage supply control unit, and the other end of the second bias voltage supply control unit is connected to the second bias voltage supply source, 상기 저장 전압 공급 제어부의 타단은 그라운드 레벨의 전압(GND)과 연결되고, 상기 전압 공급 경로 제공부의 타단은 상기 어드레스 전극과 상기 접지 제어부의 일단과 공통 연결되고 상기 접지 제어부의 타단은 그라운드 레벨의 전압(GND)과 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.The other end of the storage voltage supply controller is connected to a ground level voltage GND, the other end of the voltage supply path providing unit is commonly connected to the address electrode and one end of the ground controller, and the other end of the ground controller is a ground level voltage. And a plasma display device (GND).
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