KR20070070966A - Electrostatic discharge protection circuit - Google Patents

Electrostatic discharge protection circuit Download PDF

Info

Publication number
KR20070070966A
KR20070070966A KR1020050134028A KR20050134028A KR20070070966A KR 20070070966 A KR20070070966 A KR 20070070966A KR 1020050134028 A KR1020050134028 A KR 1020050134028A KR 20050134028 A KR20050134028 A KR 20050134028A KR 20070070966 A KR20070070966 A KR 20070070966A
Authority
KR
South Korea
Prior art keywords
discharge protection
electrostatic discharge
pad
electrostatic
nmos transistor
Prior art date
Application number
KR1020050134028A
Other languages
Korean (ko)
Inventor
손희정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050134028A priority Critical patent/KR20070070966A/en
Publication of KR20070070966A publication Critical patent/KR20070070966A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

An electrostatic discharge protection circuit is provided to continue an interval of discharge time of an electrostatic pulse by applying the voltage applied to the substrate and gate of a transistor to a gate of another transistor. A first electrostatic discharge protection part generates a first driving voltage, discharging the electrostatic pulse introduced into first and second pads to the first and second pads. A second electrostatic discharge protection part discharges the electrostatic pulse introduced into the first and second pads to the first and second pads by the first driving voltage, generating a second driving voltage for driving the first electrostatic discharge protection part. The first electrostatic discharge protection part can be a first NMOS transistor(N1) including a drain connected to the first pad, a source connected to the second pad, a gate connected to the second electrostatic discharge protection part, and a substrate. The second electrostatic discharge protection part can be a second NMOS transistor(N2) including a drain connected to the first pad, a source connected to the second pad, a gate connected to the substrate of the first NMOS transistor, and a substrate connected to the gate of the first NMOS transistor.

Description

정전기 방전 보호 회로{Electrostatic Discharge Protection Circuit}Electrostatic Discharge Protection Circuit

도 1은 종래의 정전기 방전 보호 회로를 도시한 도면,1 is a view showing a conventional electrostatic discharge protection circuit,

도 2는 본 발명의 일실시예에 따른 정전기 방전 보호 회로를 도시한 도면,2 is a view showing an electrostatic discharge protection circuit according to an embodiment of the present invention;

도 3은 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로를 도시한 도면,3 is a view showing an electrostatic discharge protection circuit according to another embodiment of the present invention;

도 4는 도 1 내지 도 3의 정전기 방전 보호 회로의 게이트 전압을 시뮬레이션한 결과를 도시한 도면이다.4 is a diagram illustrating a result of simulating a gate voltage of the electrostatic discharge protection circuit of FIGS. 1 to 3.

본 발명은 정전기 방전 보호 회로에 관한 것으로서, 트랜지스터의 서브스트레이트와 소스에 인가되는 전압을 다른 트랜지스터의 게이트에 상호 인가하여 정전기 펄스의 방전시간을 지속시키는 정전기 방전 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge protection circuit, and more particularly, to an electrostatic discharge protection circuit for applying a voltage applied to a substrate and a source of a transistor to a gate of another transistor to sustain a discharge time of an electrostatic pulse.

일반적으로 정전기 방전(ESD:ElectroStatic Discharge) 보호 회로란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도 체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 형성되는 회로를 말한다.In general, an electrostatic discharge (ESD) protection circuit is a circuit formed between a semiconductor internal circuit and a pad to which an external input / output pin is connected in order to prevent product damage or product degradation due to static electricity when designing a semiconductor device. Say.

대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. When a semiconductor circuit is in contact with a charged human body or machine, the static electricity charged by the human body or machine is discharged into the semiconductor circuit through the input / output pads through the external pins of the semiconductor circuit, and a transient current with a large energy flows into the semiconductor internal circuit. It can seriously damage the circuit.

또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다. In addition, as the static electricity charged inside the semiconductor circuit is discharged to the outside through the machine by the contact of the machine, a transient current may flow to the semiconductor internal circuit to damage the semiconductor circuit.

따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 회로를 설치한다.Accordingly, most semiconductor circuits provide an electrostatic discharge protection circuit between the input / output pad and the semiconductor internal circuit to protect the semiconductor internal circuit from damage of the semiconductor circuit due to static electricity.

한편 반도체 기술이 발전하면서 게이트 옥사이드(Gate Oxide)의 두께가 작아짐에 따라 정전기 펄스에 의해 반도체 내부 회로가 더욱 손상 받기 쉽게 되고 있는데, 게이트의 옥사이드의 두께가 작아지면 게이트 옥사이드가 손상되는 전압이 낮아지기 때문에 종래의 방법을 적용할 경우 정전기 펄스가 발생되는 경우 더욱 빠르게 게이트 옥사이드 손상 전압에 도달하게 된다.As the thickness of gate oxide decreases with the development of semiconductor technology, the internal circuits of semiconductors are more easily damaged by electrostatic pulses.As the thickness of gate oxide decreases, the voltage at which gate oxide is damaged decreases. The conventional method leads to a faster gate oxide damage voltage when an electrostatic pulse is generated.

이를 해결하기 위하여 서브스트레이트(Substrate)에 백바이어스(VBB)가 인가된 NMOS 트랜지스터, 저항 및 콘덴서를 커플링 시킨 정전기 방전 보호 회로를 사용하고 있다. To solve this problem, an electrostatic discharge protection circuit using an NMOS transistor, a resistor, and a capacitor coupled with a back bias (VBB) to a substrate is used.

도 1은 종래의 정전기 방전 보호 회로를 도시한 도면이다. 도 1을 참조하면, 정전기 펄스가 발생하면, 높은 주파수의 정전기 펄스는 저항(104)을 지나 전압 강하되면서 커패시턴스(106)를 통해 교류 전류가 흐르게 한다. 1 is a view showing a conventional electrostatic discharge protection circuit. Referring to FIG. 1, when an electrostatic pulse is generated, a high frequency electrostatic pulse causes the alternating current to flow through the capacitance 106 as the voltage drops past the resistor 104.

이 때 NMOS 트랜지스터(102)의 게이트 전압이 접지 전압(VSS) 보다 높아지게 되어 NMOS 트랜지스터(102)가 턴온되면서 정전기 전류가 NMOS 트랜지스터(102)의 채널을 통해 흐르게 된다. 따라서 정전기 방전 보호 소자인 NMOS 트랜지스터(102)는 정션 브레이크 다운(Junction Breakdown) 시점 보다 빠르게 동작하게 된다.At this time, the gate voltage of the NMOS transistor 102 becomes higher than the ground voltage VSS so that the NMOS transistor 102 is turned on so that an electrostatic current flows through the channel of the NMOS transistor 102. Therefore, the NMOS transistor 102, which is an electrostatic discharge protection device, operates faster than the junction breakdown point.

그러나 종래의 정전기 방전 보호 회로는 교류 전류에 의한 전압 강하는 빠르게 일어나는 반면 동작 지속 시간이 짧은 문제점이 있다. 즉 종래의 정전기 방전 보호 회로는 NMOS 트랜지스터(102)의 게이트가 항상 접지 전압 공급 패드에 연결되어 있어 정전기 펄스의 라이징(Rising) 구간에서만 교류 전류에 의한 전압 강하가 일어나므로 정전기 방전 보호 소자인 NMOS 동작 구간이 한정되고 정전기 펄스가 폴링(Falling)에 이르기까지 구간에서는 정전기 방전 보호 소자인 NMOS의 기생 바이폴라(Bipolar) 동작에 의존하게 되는 문제점이 있다.However, the conventional electrostatic discharge protection circuit has a problem in that a voltage drop caused by an alternating current occurs quickly while the operation duration is short. That is, in the conventional electrostatic discharge protection circuit, since the gate of the NMOS transistor 102 is always connected to the ground voltage supply pad, the voltage drop due to the alternating current occurs only in the rising section of the electrostatic pulse, so that the NMOS operation as the electrostatic discharge protection device is performed. There is a problem in that the interval is limited and depending on the parasitic bipolar operation of the NMOS, which is an electrostatic discharge protection device, in the interval until the electrostatic pulse reaches the falling.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 트랜지스터의 서브스트레이트와 소스에 인가되는 전압을 다른 트랜지스터의 게이트에 상호 인가하여 정전기 펄스의 방전시간을 지속시키는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to maintain a discharge time of an electrostatic pulse by mutually applying a voltage applied to a substrate and a source of a transistor to a gate of another transistor.

상기 목적을 달성하기 위하여, 본 발명은 제1 패드와 제2 패드로 유입되는 정전기 펄스를 상기 제1 패드와 상기 제2 패드로 방전시키며 제1 구동 전압을 생성하는 제1 정전기 방전 보호부와 상기 제1 구동 전압에 의하여 상기 제1 패드와 상기 제2 패드로 유입되는 정전기 펄스를 상기 제1 패드와 상기 제2 패드로 방전시키며 상기 제1 정전기 방전 보호부를 구동하는 제2 구동 전압을 생성하는 제2 정전기 방전 보호부를 포함한다.In order to achieve the above object, the present invention provides a first electrostatic discharge protection unit for discharging the electrostatic pulse flowing into the first pad and the second pad to the first pad and the second pad and to generate a first driving voltage; Generating a second driving voltage for discharging the electrostatic pulse introduced into the first pad and the second pad to the first pad and the second pad by a first driving voltage and driving the first electrostatic discharge protection unit; 2 electrostatic discharge protection.

여기서, 상기 제1 정전기 방전 보호부는 상기 제1 패드에 연결되는 드레인, 상기 제2 패드에 연결되는 소스 및 상기 제2 정전기 방전 보호부에 연결되는 게이트와 서브스트레이트를 구비하는 제1 NMOS 트랜지스터인 것이 바람직하다.The first electrostatic discharge protection unit may be a first NMOS transistor including a drain connected to the first pad, a source connected to the second pad, and a gate and a substrate connected to the second electrostatic discharge protection unit. desirable.

또한 상기 제2 정전기 방전 보호부는 상기 제1 패드에 연결되는 드레인, 상기 제2 패드에 연결되는 소스, 상기 제1 NMOS 트랜지스터의 서브스트레이트에 연결되는 게이트 및 상기 제1 NMOS 트랜지스터의 게이트에 연결되는 서브스트레이트를 구비하는 제2 NMOS 트랜지스터인 것이 바람직하다.The second electrostatic discharge protection unit may include a drain connected to the first pad, a source connected to the second pad, a gate connected to the substrate of the first NMOS transistor, and a sub connected to the gate of the first NMOS transistor. It is preferable that it is a 2nd NMOS transistor provided with the straight line.

또한 상기 제1 정전기 방전 보호부는 상기 제1 NMOS 트랜지스터의 소스와 상기 제2 패드 사이에 연결되는 제1 저항을 더 포함하고, 상기 제2 정전기 방전 보호부는 상기 제2 NMOS 트랜지스터의 소스와 상기 제2 패드 사이에 연결되는 제2 저항을 더 포함한다.The first electrostatic discharge protection unit may further include a first resistor connected between the source of the first NMOS transistor and the second pad, and the second electrostatic discharge protection unit may include the source of the second NMOS transistor and the second resistor. It further comprises a second resistor connected between the pads.

또한 상기 제1 패드는 전원 전압 공급 패드이고, 상기 제2 패드는 접지 전압 공급 패드인 것이 바람직하다.In addition, the first pad may be a power supply voltage supply pad, and the second pad may be a ground voltage supply pad.

이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 정전기 방전 보호 회로는 내부 회로 보호부, 제1 정전기 방전 보호부 및 제2 정전기 방전 보호부를 포함한다.2 is a diagram illustrating an electrostatic discharge protection circuit according to an embodiment of the present invention. As shown in FIG. 2, the electrostatic discharge protection circuit according to an embodiment of the present invention includes an internal circuit protection unit, a first electrostatic discharge protection unit, and a second electrostatic discharge protection unit.

상기 내부 회로 보호부는 내부 회로에서 발생하는 정전기 펄스를 전원 전압(VCC) 공급 패드와 접지 전압(VSS) 공급 패드로 방전하고, 외부에서 발생하여 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 차단하여 내부 회로를 보호한다. The internal circuit protection unit discharges the electrostatic pulse generated in the internal circuit to the power supply voltage (VCC) supply pad and the ground voltage (VSS) supply pad, and generates an externally generated electrostatic pulse to the power supply voltage supply pad and the ground voltage supply pad. To protect the internal circuit.

내부 회로 보호부는 전원 전압 공급 패드에 캐소드가 연결되고 애노드가 내부회로에 연결되는 다이오드(D1)와 접지 전압 공급 패드에 애노드가 연결되고 캐소드가 내부 회로에 연결되는 다이오드(D2)로 구성될 수 있다.The internal circuit protection unit may include a diode D1 having a cathode connected to the power supply voltage supply pad and an anode connected to the internal circuit, and a diode D2 having an anode connected to the ground voltage supply pad and a cathode connected to the internal circuit. .

상기 제1 정전기 방전 보호부는 제2 정전기 방전 보호부를 구동하는 제1 구동 전압을 생성하며, 외부에서 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 기생 바이폴라 동작 및 제2 정전기 방전 보호부로부터 인가되는 제1 구동 전압에 의해 전원 전압 공급 패드와 접지 전압 공급 패드로 방전시켜 내부 회로를 보호한다.The first electrostatic discharge protection unit generates a first driving voltage for driving the second electrostatic discharge protection unit, the parasitic bipolar operation and the second electrostatic discharge protection unit for the electrostatic pulse flowing into the power supply voltage supply pad and ground voltage supply pad from the outside The internal circuit is protected by discharging to the power supply voltage supply pad and the ground voltage supply pad by the first driving voltage applied from the same.

여기서, 기생 바이폴라 동작이란 MOS 트랜지스터의 게이트 단자에 전압이 인가되지 않은 상태에서 드레인과 소스 간의 큰 전압차에 의해 드레인에서 소스로 전 류가 흐르는 것을 의미한다. Here, the parasitic bipolar operation means that a current flows from the drain to the source due to a large voltage difference between the drain and the source when no voltage is applied to the gate terminal of the MOS transistor.

제1 정전기 방전 보호부는 드레인이 전원 전압 공급 패드에 연결되고, 소스가 접지 전압 공급 패드에 연결되며, 게이트는 제2 정전기 방전 보호부의 트랜지스터(N2)의 서브스트레이트에 연결되며, 서브스트레이트는 제2 정전기 방전 보호부의 NMOS 트랜지스터(N2)의 게이트에 연결되는 NMOS 트랜지스터(N1)인 것이 바람직하다. The first electrostatic discharge protection unit has a drain connected to the power supply voltage supply pad, the source is connected to the ground voltage supply pad, the gate is connected to the substrate of the transistor N2 of the second electrostatic discharge protection unit, and the substrate has a second It is preferable that it is the NMOS transistor N1 connected to the gate of the NMOS transistor N2 of an electrostatic discharge protection part.

상기 제2 정전기 방전 보호부는 제1 정전기 방전 보호부를 구동하는 제2 구동 전압을 생성하며, 외부에서 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 기생 바이폴라 동작 및 제1 정전기 방전 보호부로부터 인가되는 제2 구동 전압에 의해 전원 전압 공급 패드와 접지 전압 공급 패드로 방전시켜 내부 회로를 보호한다.The second electrostatic discharge protection unit generates a second driving voltage for driving the first electrostatic discharge protection unit, and the parasitic bipolar operation and the first electrostatic discharge protection unit to the electrostatic pulse flowing into the power supply voltage supply pad and ground voltage supply pad from the outside The internal circuit is protected by discharging to the power supply voltage supply pad and the ground voltage supply pad by the second driving voltage applied from the circuit.

제2 정전기 방전 보호부는 드레인이 전원 전압 공급 패드에 연결되고, 소스가 접지 전압 공급 패드에 연결되며, 게이트는 제1 정전기 방전 보호부의 트랜지스터(N1)의 서브스트레이트에 연결되며, 서브스트레이트는 제1 정전기 방전 보호부의 트랜지스터(N1)의 게이트에 연결되는 NMOS 트랜지스터(N2)인 것이 바람직하다. The second electrostatic discharge protector has a drain connected to the power supply voltage supply pad, a source connected to a ground voltage supply pad, a gate connected to a substrate of the transistor N1 of the first electrostatic discharge protector, and the substrate connected to the first Preferably, the NMOS transistor N2 is connected to the gate of the transistor N1 of the electrostatic discharge protection unit.

여기에서 제1 구동 전압이란 NMOS 트랜지스터(N1)의 드레인에 전압이 큰 정전기 펄스이 인가되면, NMOS 트랜지스터(N1)의 드레인과 서브스트레이트 사이에 브레이크 다운이 발생하고, 스브스트레이트에서 픽업(Pickup)으로 정전기 펄스에 의한 전류가 흘러나가게 된다. 이 때 NMOS 트랜지스터(N1)의 서브스트레이트 저항에 의해 전압강하가 일어나면서 서브스트레이트와 소스는 PN 다이오드의 턴온 동작을 수행하게 된다. 즉 제1 구동 전압은 NMOS 트랜지스터(N1)의 서브스트레이트와 소스가 PN 다이오드의 턴온 동작을 수행할 때 NMOS 트랜지스터(N1)의 서브스트레이트와 소스에 인가되는 전압을 말한다.Here, the first driving voltage means that when an electrostatic pulse having a large voltage is applied to the drain of the NMOS transistor N1, breakdown occurs between the drain and the substrate of the NMOS transistor N1, and the static electricity from the substrate to the pickup is picked up. The current caused by the pulse flows out. At this time, as the voltage drop occurs due to the substrate resistance of the NMOS transistor N1, the substrate and the source perform the turn-on operation of the PN diode. That is, the first driving voltage refers to a voltage applied to the substrate and the source of the NMOS transistor N1 when the substrate and the source of the NMOS transistor N1 perform the turn-on operation of the PN diode.

또한 제2 구동 전압이란 제1 구동 전압에서와 동일한 과정에 따라 NMOS 트랜지스터(N2)의 서브스트레이트와 소스가 PN 다이오드의 턴온 동작을 수행할 때 NMOS 트랜지스터(N2)의 서브스트레이트와 소스에 인가되는 전압을 말한다.In addition, the second driving voltage is a voltage applied to the substrate and the source of the NMOS transistor N2 when the substrate and the source of the NMOS transistor N2 perform the turn-on operation of the PN diode according to the same process as the first driving voltage. Say

따라서 NMOS 트랜지스터(N1,N2)는 정전기 펄스에 의한 큰 전류(0 내지 수 A)가 흐를 수 있도록 트랜지스터 크기를 충분히 크게 하는 것이 바람직하다. Therefore, it is preferable that the NMOS transistors N1 and N2 have a sufficiently large transistor size so that a large current (0 to several A) caused by an electrostatic pulse can flow.

이하 본 발명의 일실시예에 따른 정전기 방전 보호 회로의 동작을 설명한다.Hereinafter, the operation of the electrostatic discharge protection circuit according to an embodiment of the present invention.

외부로부터 정전기 펄스가 접지 전압을 기준으로 전원 전압 공급 패드로 인가되면, NMOS 트랜지스터(N1, N2)의 서브스트레이트와 소스는 PN 다이오드의 턴온 동작을 수행하여 제1 구동 전압과 제2 구동 전압을 각 NMOS 트랜지스터(N1, N2)의 서브스트레이트에 연결된 트랜지스터(N2, N1)의 게이트에 인가한다.When an electrostatic pulse is externally applied to the power supply voltage supply pad based on the ground voltage, the substrate and the source of the NMOS transistors N1 and N2 perform the turn-on operation of the PN diode to determine the first driving voltage and the second driving voltage, respectively. It is applied to the gates of the transistors N2 and N1 connected to the substrates of the NMOS transistors N1 and N2.

만약 NMOS 트랜지스터(N2)의 제2 구동 전압에 의해 NMOS 트랜지스터(N1)이 먼저 턴온 된다고 가정하면, 정전기 펄스에 의한 전류는 턴온된 NMOS 트랜지스터(N1) 채널(드레인->소스)뿐만 아니라 기생 바이폴라 동작에 의해 드레인에서 서브스트레이트로 전류가 흐르게 되어 서브스트레이트와 소스에는 PN 다이오드의 턴온 전압인 제1 구동 전압이 걸리게 된다. If it is assumed that the NMOS transistor N1 is first turned on by the second driving voltage of the NMOS transistor N2, the current caused by the electrostatic pulse is not only the turned-on NMOS transistor N1 channel (drain-> source) but also the parasitic bipolar operation. As a result, current flows from the drain to the substrate so that the substrate and the source receive the first driving voltage, which is the turn-on voltage of the PN diode.

NMOS 트랜지스터(N1)의 서브스트레이트에 연결된 NMOS 트랜지스터(N2)의 게 이트에 제 1구동 전압이 인가되면, NMOS 트랜지스터(N2)는 턴온되게 된다. NMOS 트랜지스터(N2)가 턴온되면, NMOS 트랜지스터(N1)을 통해 흐르던 정전기 펄스에 의한 전류는 NMOS 트랜지스터(N2)로 분산되어 흐르게 된다.When the first driving voltage is applied to the gate of the NMOS transistor N2 connected to the substrate of the NMOS transistor N1, the NMOS transistor N2 is turned on. When the NMOS transistor N2 is turned on, current due to an electrostatic pulse flowing through the NMOS transistor N1 flows to the NMOS transistor N2 in a dispersed manner.

한편 NMOS 트랜지스터(N2)에 정전기 펄스에 의한 전류가 흐르게 되면, 기생 바이폴라 동작에 의해 드레인에서 서브스트레이트로 전류가 흐르게 되어 서브스트레이트와 소스에는 PN 다이오드의 턴온 전압인 제2 구동 전압이 걸리게 된다. On the other hand, when a current caused by an electrostatic pulse flows through the NMOS transistor N2, current flows from the drain to the substrate by the parasitic bipolar operation, and the substrate and the source receive the second driving voltage, which is the turn-on voltage of the PN diode.

따라서 본 발명의 일실시예에 따른 정전기 방전 보호 회로는 제1 및 제2 정전기 방전 보호부인 NMOS 트랜지스터(N1, N2)의 게이트에 제2 및 제1 구동 전압이 인가되므로, 정전기 펄스에 의한 전류는 기생 바이폴라 동작에 의해서 뿐만 아니라 턴온된 NMOS 트랜지스터(N1, N2)의 채널을 통해서도 흘러나갈 수 있게 된다. Therefore, in the electrostatic discharge protection circuit according to an embodiment of the present invention, since the second and first driving voltages are applied to the gates of the NMOS transistors N1 and N2 which are the first and second electrostatic discharge protection units, the current by the electrostatic pulse By parasitic bipolar operation, it can flow not only through the channels of the turned-on NMOS transistors N1 and N2.

즉 종래의 정전기 방전 보호 회로보다 정전기 펄스에 의한 전류가 흘러나갈 수 있는 경로가 추가되기 때문에 정전기 펄스에 대한 전류 구동 능력이 향상되게 되며, 트랜지스터의 서브스트레이트와 소스에 인가되는 전압을 다른 트랜지스터의 게이트에 상호 인가하기 때문에 정전기 펄스의 방전시간을 지속시킬 수 있게 된다.That is, the current driving ability of the electrostatic pulse is improved because a path through which an electric current by the electrostatic pulse flows is added than the conventional electrostatic discharge protection circuit, and the voltage applied to the substrate of the transistor and the source of the other transistor is increased. Since they are mutually applied, the discharge time of the electrostatic pulse can be continued.

도 3은 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로는 제1 정전기 방전 보호부인 NMOS 트랜지스터(N1)의 소스와 접지 전압 공급 패드 사이에 연결되어 전류가 흐를 때 전압강하를 일으키는 저항(R1)을 더 포함하고, 제2 정전기 방전 보호부인 NMOS 트랜지스터(N2)의 소스와 접지 전압 공급 패드 사이에 연결되어 전류가 흐를 때 전압강하를 일으키는 저항(R2)을 더 포함한다.3 is a diagram illustrating an electrostatic discharge protection circuit according to another embodiment of the present invention. As shown in FIG. 3, the electrostatic discharge protection circuit according to another embodiment of the present invention is connected between the source of the NMOS transistor N1, which is the first electrostatic discharge protection unit, and the ground voltage supply pad to reduce the voltage drop when a current flows. It further includes a resistor (R1) for generating, and further includes a resistor (R2) connected between the source of the NMOS transistor (N2), which is the second electrostatic discharge protection unit and the ground voltage supply pad, to cause a voltage drop when a current flows.

본 발명의 다른 실시예에 따른 정전기 방전 보호 회로에서 제1 구동 전압은 저항(R1)에 의해 PN 다이오드의 턴온 전압 이상이 될 수 있으며, 제2 구동 전압은 저항(R2)에 의해 PN 다이오드의 턴온 전압 이상이 될 수 있다.In the electrostatic discharge protection circuit according to another embodiment of the present invention, the first driving voltage may be equal to or higher than the turn-on voltage of the PN diode by the resistor R1, and the second driving voltage is turned on by the resistor R2. It can be over voltage.

도 4는 도 1 내지 도 3의 정전기 방전 보호 회로의 게이트 전압을 시뮬레이션한 결과를 도시한 도면이다. 도 4에 도시된 바와 같이, 도 1의 정전기 방전 보호 회로는 정전기 펄스의 라이징 구간이 지나면, NMOS 트랜지스터(102)의 게이트 전압이 0V로 빠르게 떨어지는 반면, 도 2의 정전기 방전 보호 회로는 NMOS 트랜지스터(N1, N2)의 게이트에 1V 정도의 제1 및 제2 구동 전압이 일정하게 인가됨을 알 수 있다.4 is a diagram illustrating a result of simulating a gate voltage of the electrostatic discharge protection circuit of FIGS. 1 to 3. As shown in FIG. 4, in the electrostatic discharge protection circuit of FIG. 1, the gate voltage of the NMOS transistor 102 quickly drops to 0V after the rising interval of the electrostatic pulse, whereas the electrostatic discharge protection circuit of FIG. 2 uses the NMOS transistor ( It can be seen that the first and second driving voltages of about 1V are constantly applied to the gates of N1 and N2.

즉, 도 1의 정전기 방전 보호 회로는 정전기 펄스 라이징 구간이 지나면, 기생 바이폴라 동작에 의해서만 정전기 펄스를 방전할 수 있지만, 도 2의 정전기 방전 보호 회로는 NMOS 트랜지스터(N1, N2)의 서브스트레이트와 소스에 인가된 제1 및 제2 구동 전압을 각 NMOS 트랜지스터(N2, N1)의 게이트에 인가함으로써 NMOS 트랜지스터(N1, N2)를 턴온시켜 생성된 채널을 통하여서도 정전기 펄스를 방전할 수 있게 된다.That is, the electrostatic discharge protection circuit of FIG. 1 can discharge the electrostatic pulse only by the parasitic bipolar operation after the electrostatic pulse rising interval, but the electrostatic discharge protection circuit of FIG. 2 uses the substrate and the source of the NMOS transistors N1 and N2. By applying the first and second driving voltages applied to the gates of the NMOS transistors N2 and N1, the electrostatic pulse can be discharged through the channel generated by turning on the NMOS transistors N1 and N2.

한편 도 3의 정전기 방전 보호 회로는 NMOS 트랜지스터(N1,N2)의 소스와 접지 전압 공급 패드 사이의 저항(R1, R2)에 의해 NMOS 트랜지스터(N1,N2)의 게이트에 인가되는 제1 및 제2 구동 전압이 PN 다이오드의 턴온 전압 이상이 될 수 있음 을 보여 주고 있다.Meanwhile, the electrostatic discharge protection circuit of FIG. 3 includes first and second applied to the gates of the NMOS transistors N1 and N2 by the resistors R1 and R2 between the sources of the NMOS transistors N1 and N2 and the ground voltage supply pads. It shows that the driving voltage can be higher than the turn-on voltage of the PN diode.

이상에서 설명한 바와 같이, 본 발명의 정전기 방전 보호 회로는, 트랜지스터의 서브스트레이트와 소스에 인가되는 전압을 다른 트랜지스터의 게이트에 상호 인가하여 정전기 펄스의 방전시간을 지속시킴으로써, 정전기 펄스에 대한 전류 구동 능력을 높혀 집적도가 높은 미세회로에 대한 정전기 방전 보호가 가능하도록 하는 효과가 있다.As described above, the electrostatic discharge protection circuit of the present invention applies the voltage applied to the substrate of the transistor and the source to the gate of another transistor to sustain the discharge time of the electrostatic pulse, thereby providing a current driving capability for the electrostatic pulse. In this way, the electrostatic discharge protection is possible for the microcircuit having a high degree of integration.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (5)

제1 패드와 제2 패드로 유입되는 정전기 펄스를 상기 제1 패드와 상기 제2 패드로 방전시키며 제1 구동 전압을 생성하는 제1 정전기 방전 보호부;A first electrostatic discharge protection unit configured to discharge the electrostatic pulses flowing into the first pad and the second pad to the first pad and the second pad and to generate a first driving voltage; 상기 제1 구동 전압에 의하여 상기 제1 패드와 상기 제2 패드로 유입되는 정전기 펄스를 상기 제1 패드와 상기 제2 패드로 방전시키며 상기 제1 정전기 방전 보호부를 구동하는 제2 구동 전압을 생성하는 제2 정전기 방전 보호부;Generating a second driving voltage for discharging the electrostatic pulse introduced into the first pad and the second pad to the first pad and the second pad by the first driving voltage and driving the first electrostatic discharge protection unit; A second electrostatic discharge protection unit; 를 포함하는 정전기 방전 보호 회로.Electrostatic discharge protection circuit comprising a. 제 1 항에 있어서, 상기 제1 정전기 방전 보호부는The method of claim 1, wherein the first electrostatic discharge protection unit 상기 제1 패드에 연결되는 드레인, 상기 제2 패드에 연결되는 소스 및 상기 제2 정전기 방전 보호부에 연결되는 게이트와 서브스트레이트를 구비하는 제1 NMOS 트랜지스터인A first NMOS transistor having a drain connected to the first pad, a source connected to the second pad, and a gate and a substrate connected to the second electrostatic discharge protection part; 정전기 방전 보호 회로.Electrostatic discharge protection circuit. 제 2 항에 있어서, 상기 제2 정전기 방전 보호부는The method of claim 2, wherein the second electrostatic discharge protection unit 상기 제1 패드에 연결되는 드레인, 상기 제2 패드에 연결되는 소스, 상기 제1 NMOS 트랜지스터의 서브스트레이트에 연결되는 게이트 및 상기 제1 NMOS 트랜지 스터의 게이트에 연결되는 서브스트레이트를 구비하는 제2 NMOS 트랜지스터인A second having a drain connected to the first pad, a source connected to the second pad, a gate connected to the substrate of the first NMOS transistor, and a substrate connected to the gate of the first NMOS transistor NMOS transistor 정전기 방전 보호 회로.Electrostatic discharge protection circuit. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1 정전기 방전 보호부는 상기 제1 NMOS 트랜지스터의 소스와 상기 제2 패드 사이에 연결되는 제1 저항을 더 포함하고,The first electrostatic discharge protection unit further includes a first resistor connected between the source of the first NMOS transistor and the second pad, 상기 제2 정전기 방전 보호부는 상기 제2 NMOS 트랜지스터의 소스와 상기 제2 패드 사이에 연결되는 제2 저항을 더 포함하는The second electrostatic discharge protection unit further includes a second resistor connected between the source of the second NMOS transistor and the second pad. 정전기 방전 보호 회로.Electrostatic discharge protection circuit. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 패드는 전원 전압 공급 패드이고,The first pad is a power voltage supply pad, 상기 제2 패드는 접지 전압 공급 패드인The second pad is a ground voltage supply pad 정전기 방전 보호 회로.Electrostatic discharge protection circuit.
KR1020050134028A 2005-12-29 2005-12-29 Electrostatic discharge protection circuit KR20070070966A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134028A KR20070070966A (en) 2005-12-29 2005-12-29 Electrostatic discharge protection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134028A KR20070070966A (en) 2005-12-29 2005-12-29 Electrostatic discharge protection circuit

Publications (1)

Publication Number Publication Date
KR20070070966A true KR20070070966A (en) 2007-07-04

Family

ID=38506175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134028A KR20070070966A (en) 2005-12-29 2005-12-29 Electrostatic discharge protection circuit

Country Status (1)

Country Link
KR (1) KR20070070966A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170077681A (en) * 2015-12-28 2017-07-06 엘지디스플레이 주식회사 Electostatic discharge circuit and display device having the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170077681A (en) * 2015-12-28 2017-07-06 엘지디스플레이 주식회사 Electostatic discharge circuit and display device having the same

Similar Documents

Publication Publication Date Title
KR100639231B1 (en) Electrostatic discharge protection circuit
KR101110942B1 (en) Electrostatic discharge protection circuit and method of operation
US7397280B2 (en) High-voltage tolerant power-rail ESD clamp circuit for mixed-voltage I/O interface
KR101034614B1 (en) Electrostatic discharge protection circuit
US6927957B1 (en) Electrostatic discharge clamp
US7889469B2 (en) Electrostatic discharge protection circuit for protecting semiconductor device
CN101877351B (en) Semiconductor integrated circuit having protection circuit capable of protecting against ESD and EOS
KR101016964B1 (en) Circuit To Protect Semiconductor Device From Electro Static Discharge
JP2013055102A (en) Semiconductor integrated circuit and protection circuit
US9537306B2 (en) ESD protection system utilizing gate-floating scheme and control circuit thereof
US20080198520A1 (en) Electrostatic discharge protection circuit with lowered driving voltage
US20060198069A1 (en) Power ESD clamp protection circuit
KR100790445B1 (en) ElectroStatic Discharge Protection Circuit
US10381826B2 (en) Integrated circuit electrostatic discharge protection
US10454269B2 (en) Dynamically triggered electrostatic discharge cell
US20180115156A1 (en) Semiconductor integrated circuit and semiconductor device including the same
KR20070070966A (en) Electrostatic discharge protection circuit
KR100818086B1 (en) ElectroStatic Discharge Protection Circuit
KR20060098538A (en) Esd protection circuit of a semiconductor device
KR100701703B1 (en) Electrostatic Discharge Protection Circuit
KR100861310B1 (en) Electrostatic discharge device
US11862968B2 (en) Circuit and method for high voltage tolerant ESD protection
KR100937652B1 (en) Electrostatic discharge protecting circuit in semicondoctor device
KR101027348B1 (en) Integrated circuit
JP3834436B2 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination