KR100701703B1

KR100701703B1 - Electrostatic Discharge Protection Circuit

Info

Publication number: KR100701703B1
Application number: KR1020050134026A
Authority: KR
Inventors: 손희정
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-12-29
Filing date: 2005-12-29
Publication date: 2007-03-29

Abstract

An electrostatic discharge protection circuit is provided to trigger an electrostatic discharge protection device and keep the device in a triggering state by using a first voltage drop due to AC(Alternating Current) of an electrostatic pulse and a second voltage drop due to DC(Direct Current). An electrostatic discharge protection circuit comprises an electrostatic discharge protection unit, a first driving unit and a second driving unit. The electrostatic discharge protection unit is used for discharging an electrostatic pulse through first and second pads. The first driving unit is used for driving the electrostatic discharge protection unit during a rising time of the electrostatic pulse. The second driving unit is used for driving the electrostatic discharge protection unit during a falling time of the electrostatic pulse.

Description

Electrostatic Discharge Protection Circuit

도 1은 종래의 정전기 방전 보호 회로를 도시한 도면,1 is a view showing a conventional electrostatic discharge protection circuit,

도 2는 본 발명의 일실시예에 따른 정전기 방전 보호 회로를 도시한 도면,2 is a view showing an electrostatic discharge protection circuit according to an embodiment of the present invention;

도 3은 도 1의 정전기 방전 보호 회로와 도 2의 정전기 방전 보호 회로의 게이트 전압을 시뮬레이션한 결과를 도시한 도면이다.3 is a diagram illustrating simulation results of gate voltages of the electrostatic discharge protection circuit of FIG. 1 and the electrostatic discharge protection circuit of FIG. 2.

본 발명은 정전기 방전 보호 회로에 관한 것으로서, 정전기 방전 보호 소자의 트리거는 정전기 펄스의 교류 전류에 의한 전압 강하를 이용하고, 정전기 방전 보호 소자의 동작 지속은 직류 전류에 의한 전압 강하를 이용하는 정전기 방전 보호 회로에 관한 것이다.The present invention relates to an electrostatic discharge protection circuit, wherein the trigger of the electrostatic discharge protection device uses a voltage drop caused by an alternating current of an electrostatic pulse, and the operation duration of the electrostatic discharge protection device uses an electrostatic discharge protection using a voltage drop caused by a direct current. It is about a circuit.

일반적으로 정전기 방전(ESD:ElectroStatic Discharge) 보호 회로란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 형성되는 회로를 말한다.In general, an electrostatic discharge (ESD) protection circuit is a circuit formed between a semiconductor internal circuit and a pad to which an external input / output pin is connected in order to prevent product destruction or product degradation due to static electricity when designing a semiconductor device. .

대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. When a semiconductor circuit is in contact with a charged human body or machine, the static electricity charged by the human body or machine is discharged into the semiconductor circuit through the input / output pads through the external pins of the semiconductor circuit, and a transient current with a large energy flows into the semiconductor internal circuit. It can seriously damage the circuit.

또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다. In addition, as the static electricity charged inside the semiconductor circuit is discharged to the outside through the machine by the contact of the machine, a transient current may flow to the semiconductor internal circuit to damage the semiconductor circuit.

따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 회로를 설치한다.Accordingly, most semiconductor circuits provide an electrostatic discharge protection circuit between the input / output pad and the semiconductor internal circuit to protect the semiconductor internal circuit from damage of the semiconductor circuit due to static electricity.

한편 반도체 기술이 발전하면서 게이트 옥사이드(Gate Oxide)의 두께가 작아짐에 따라 정전기 펄스에 의해 반도체 내부 회로가 더욱 손상 받기 쉽게 되고 있는데, 게이트의 옥사이드의 두께가 작아지면 게이트 옥사이드가 손상되는 전압이 낮아지기 때문에 종래의 방법을 적용할 경우 정전기 펄스가 발생되는 경우 더욱 빠르게 게이트 옥사이드 손상 전압에 도달하게 된다.As the thickness of gate oxide decreases with the development of semiconductor technology, the internal circuits of semiconductors are more easily damaged by electrostatic pulses.As the thickness of gate oxide decreases, the voltage at which gate oxide is damaged decreases. The conventional method leads to a faster gate oxide damage voltage when an electrostatic pulse is generated.

이를 해결하기 위하여 서브스트레이트(Substrate)에 백바이어스(VBB)가 인가된 NMOS 트랜지스터, 저항 및 콘덴서를 커플링 시킨 정전기 방전 보호 회로를 사용하고 있다. To solve this problem, an electrostatic discharge protection circuit using an NMOS transistor, a resistor, and a capacitor coupled with a back bias (VBB) to a substrate is used.

도 1은 종래의 정전기 방전 보호 회로를 도시한 도면이다. 도 1을 참조하면, 정전기 펄스가 발생하면, 높은 주파수의 정전기 펄스는 저항(104)을 지나 전압 강 하되면서 커패시턴스(106)를 통해 교류 전류가 흐르게 한다. 1 is a view showing a conventional electrostatic discharge protection circuit. Referring to FIG. 1, when an electrostatic pulse is generated, a high frequency electrostatic pulse causes the alternating current to flow through the capacitance 106 as the voltage drops past the resistor 104.

이 때 NMOS 트랜지스터(102)의 게이트 전압이 접지 전압(VSS) 보다 높아지게 되어 NMOS 트랜지스터(102)가 턴온되면서 정전기 전류가 NMOS 트랜지스터(102)의 채널을 통해 흐르게 된다. 따라서 정전기 방전 보호 소자인 NMOS 트랜지스터(102)는 정션 브레이크 다운(Junction Breakdown) 시점 보다 빠르게 동작하게 된다.At this time, the gate voltage of the NMOS transistor 102 becomes higher than the ground voltage VSS so that the NMOS transistor 102 is turned on so that an electrostatic current flows through the channel of the NMOS transistor 102. Therefore, the NMOS transistor 102, which is an electrostatic discharge protection device, operates faster than the junction breakdown point.

그러나 종래의 정전기 방전 보호 회로는 교류 전류에 의한 전압 강하는 빠르게 일어나는 반면 동작 지속 시간이 짧은 문제점이 있다. 즉 정전기 펄스의 라이징(Rising) 구간에서만 교류 전류에 의한 전압 강하가 일어나므로 정전기 방전 보호 소자인 NMOS 동작 구간이 한정되고 정전기 펄스가 폴링(Falling)에 이르기까지 구간에서는 정전기 방전 보호 소자인 NMOS의 기생 바이폴라(Bipolar) 동작에 의존하게 되는 문제점이 있다.However, the conventional electrostatic discharge protection circuit has a problem in that a voltage drop caused by an alternating current occurs quickly while the operation duration is short. That is, since voltage drop by AC current occurs only in the rising section of the electrostatic pulse, the NMOS operation section, which is an electrostatic discharge protection element, is limited, and the parasitic of the NMOS, an electrostatic discharge protection element, in the section until the electrostatic pulse reaches falling. There is a problem of relying on bipolar operation.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 정전기 펄스의 교류 전류에 의한 전압 강하를 이용하여 정전기 방전 보호 소자를 트리거시키고, 직류 전류에 의한 전압 강하를 이용하여 정전기 방전 보호 소자의 트리거 동작을 지속하도록 하는 것을 목적으로 한다.The present invention has been made to solve the above problems, using the voltage drop caused by the alternating current of the electrostatic pulse to trigger the electrostatic discharge protection element, the continuous operation of the electrostatic discharge protection element using the voltage drop caused by the direct current It is intended to be.

상기 목적을 달성하기 위하여, 본 발명은 제1 패드와 제2 패드로 유입되는 정전기 펄스를 상기 제1 패드와 상기 제2 패드로 방전시키는 정전기 방전 보호부; 상기 정전기 펄스의 라이징 구간 동안 상기 정전기 방전 보호부를 구동하는 제 1구동부 및 상기 정전기 펄스의 라이징 이후에서 폴링 시까지 구간 동안 상기 정전기 방전 보호부를 구동하는 제 2구동부를 포함한다.In order to achieve the above object, the present invention provides an electrostatic discharge protection unit for discharging the electrostatic pulse flowing into the first pad and the second pad to the first pad and the second pad; And a first driver driving the electrostatic discharge protection unit during the rising interval of the electrostatic pulse and a second driving unit driving the electrostatic discharge protection unit during the interval from the rising of the electrostatic pulse to the time of polling.

여기서, 상기 정전기 방전 보호부는 상기 제1 패드에 연결되는 드레인, 상기 제2 패드 연결되는 소스, 제1 구동부와 제2 구동부에 연결되는 게이트 및 상기 소스에 연결되는 서브스트레이트를 구비하는 제1 NMOS 트랜지스터를 포함한다.The NMOS transistor may include a drain connected to the first pad, a source connected to the second pad, a gate connected to a first driver and a second driver, and a substrate connected to the source. It includes.

또한 상기 제1 구동부는 일단(一端)이 상기 제1 패드에 연결되는 커패시터와, 일단이 상기 커패시터의 타단(他端)에 연결되고 타단이 상기 제2 패드에 연결되는 제1 저항을 포함하고, 상기 제1 NMOS 트랜지스터의 게이트가 상기 커패시터와 상기 제1 저항의 연결 노드에 연결되는 것이 바람직하다.In addition, the first driving unit includes a capacitor having one end connected to the first pad, a first resistor connected at one end to the other end of the capacitor, and connected at the other end to the second pad. Preferably, the gate of the first NMOS transistor is connected to a connection node of the capacitor and the first resistor.

또한 상기 제2 구동부는, 상기 제1 패드에 연결되는 드레인, 상기 제2 패드에 연결되는 게이트와 소스, 상기 노드에 연결되는 서브스트레이트를 구비하는 제2 NMOS 트랜지스터를 포함한다.The second driver may include a second NMOS transistor having a drain connected to the first pad, a gate and a source connected to the second pad, and a substrate connected to the node.

또한 상기 제2 구동부는, 상기 제2 NMOS 트랜지스터의 소스와 상기 제2 패드 사이에 연결되는 제2 저항을 더 포함한다.The second driver may further include a second resistor connected between the source of the second NMOS transistor and the second pad.

또한, 상기 제1 패드는 전원 전압 공급 패드이고, 상기 제2 패드는 접지 전압 공급 패드인 것이 바람직하다.The first pad may be a power supply voltage supply pad, and the second pad may be a ground voltage supply pad.

이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한 다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 정전기 방전 보호 회로는 내부 회로 보호부, 정전기 방전 보호부, 교류 구동부 및 직류 구동부를 포함한다.2 is a diagram illustrating an electrostatic discharge protection circuit according to an embodiment of the present invention. As shown in FIG. 2, the electrostatic discharge protection circuit according to an embodiment of the present invention includes an internal circuit protection unit, an electrostatic discharge protection unit, an AC driver, and a DC driver.

상기 내부 회로 보호부는 내부 회로에서 발생하는 정전기 펄스를 전원 전압(VCC) 공급 패드와 접지 전압(VSS) 공급 패드로 방전하고, 외부에서 발생하여 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 차단하여 내부 회로를 보호한다. The internal circuit protection unit discharges the electrostatic pulse generated in the internal circuit to the power supply voltage (VCC) supply pad and the ground voltage (VSS) supply pad, and generates an externally generated electrostatic pulse to the power supply voltage supply pad and the ground voltage supply pad. To protect the internal circuit.

내부 회로 보호부는 전원 전압 공급 패드에 캐소드가 연결되고 애노드가 내부회로에 연결되는 다이오드(D1)와 접지 전압 공급 패드에 애노드가 연결되고 캐소드가 내부 회로에 연결되는 다이오드(D2)로 구성될 수 있다.The internal circuit protection unit may include a diode D1 having a cathode connected to the power supply voltage supply pad and an anode connected to the internal circuit, and a diode D2 having an anode connected to the ground voltage supply pad and a cathode connected to the internal circuit. .

상기 정전기 방전 보호부는 외부에서 발생하여 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 교류 구동부와 직류 구동부의 구동에 의해 전원 전압 공급 패드와 접지 전압 공급 패드로 방전시켜 내부 회로를 보호한다.The electrostatic discharge protection unit protects the internal circuit by discharging the electrostatic pulse generated from the outside into the power voltage supply pad and the ground voltage supply pad to the power voltage supply pad and the ground voltage supply pad by driving the AC driver and the DC driver. .

정전기 방전 보호부는 드레인이 전원 전압 공급 패드에 연결되고, 소스가 접지 전압 공급 패드와 서브스트레이트에 연결되며, 게이트는 교류 구동부와 직류 구동부에 연결된 NMOS 트랜지스터(N1)인 것이 바람직하다.In the electrostatic discharge protection unit, the drain is connected to the power supply voltage supply pad, the source is connected to the ground voltage supply pad and the substrate, and the gate is an NMOS transistor N1 connected to the AC driver and the DC driver.

상기 교류 구동부는 외부에서 발생하여 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 정전기 펄스의 라이징 구간 동안 교류 전류로 흘려 보내면서 발생하는 전압 강하를 이용하여 정전기 방전 보호부를 구동한다.The AC driving unit drives the electrostatic discharge protection unit by using a voltage drop generated by externally flowing an electrostatic pulse flowing into the power supply voltage supply pad and the ground voltage supply pad as an alternating current during the rising period of the electrostatic pulse.

교류 구동부는 일단이 전원 전압 공급 패드에 연결되고 타단이 저항에 연결되는 커패시터(C)와 일단이 접지 전압 공급 패드에 연결되고 타단이 커패시터의 타단에 연결되는 저항(R)을 포함한다. 커패시터(C)와 저항(R1)이 연결되는 노드 A는 정전기 방전 보호부인 NMOS 트랜지스터(N1)의 게이트에 연결된다.The AC driver includes a capacitor C having one end connected to a power supply voltage supply pad and the other end connected to a resistor, and a resistor R connected at one end to a ground voltage supply pad and the other end connected to the other end of the capacitor. The node A, to which the capacitor C and the resistor R1 are connected, is connected to the gate of the NMOS transistor N1, which is an electrostatic discharge protection unit.

상기 직류 구동부는 외부에서 발생하여 전원 전압 공급 패드와 접지 전압 공급 패드로 유입되는 정전기 펄스를 정전기 펄스의 라이징 구간 이후부터 폴링시까지 구간 동안 직류 전류로 흘려 보내면서 발생하는 전압 강하를 이용하여 정전기 방전 보호부를 구동한다.The DC driving unit discharges the electrostatic pulse generated from the outside and flows into the power voltage supply pad and the ground voltage supply pad to the DC current during the period from the rising edge of the electrostatic pulse to the time of polling. Drive the protection.

직류 구동부는 드레인이 전원 전압 공급 패드에 연결되고, 게이트와 소스가 접지 전압 공급 패드에 연결되며, 서브스트레이트가 교류 구동부의 노드 A로 연결되는 NMOS 트랜지스터(N2)인 것이 바람직하다. NMOS 트랜지스터(N2)의 서브스트레이트는 디프 N 웰(Deep N-Well)을 이용하여 접지 전압 공급 패드로부터 아이솔레이션(Isolation)되도록 형성되는 것이 바람직하다. 한편, 직류 구동부는 NMOS 트랜지스터(N2)의 소스와 접지 전압 공급 패드 사이에 연결되어 직류 전류가 흐를 때 전압강하를 일으키는 저항(R2)을 더 포함할 수 있다. The DC driver is preferably an NMOS transistor N2 having a drain connected to a power supply voltage supply pad, a gate and a source connected to a ground voltage supply pad, and a substrate connected to a node A of the AC driver. The substrate of the NMOS transistor N2 is preferably formed to be isolated from the ground voltage supply pad by using a deep N-Well. The DC driver may further include a resistor R2 connected between the source of the NMOS transistor N2 and the ground voltage supply pad to cause a voltage drop when a DC current flows.

이하 본 발명의 일실시예에 따른 정전기 방전 보호 회로의 동작을 설명한다.Hereinafter, the operation of the electrostatic discharge protection circuit according to an embodiment of the present invention.

먼저 정전기 펄스의 라이징 구간에서 동작 과정을 설명한다. 외부로부터 정전기 펄스가 접지 전압을 기준으로 전원 전압 공급 패드로 인가되면, 정전기 펄스 의 라이징 구간에서 커패시턴스(C)에 교류 전류가 접지 전압 공급 패드 쪽으로 흐르면서, 저항(R1)에 의해 전압 강하가 발생한다. First, the operation process in the rising interval of the electrostatic pulse will be described. When an electrostatic pulse is applied from the outside to the power supply voltage supply pad based on the ground voltage, an AC current flows toward the ground voltage supply pad in the capacitance C in the rising interval of the electrostatic pulse, and a voltage drop is generated by the resistor R1. .

따라서 노드 A에 연결된 NMOS 트랜지스터(N1)의 게이트 전압은 접지 전압(VSS)보다 높아지게 되어 NMOS 트랜지스터가(N1)가 턴온되면서 정전기 펄스에 의한 전류가 NMOS 트랜지스터(N1)의 채널을 통해 접지 전압 공급 패드로 흘러가게 된다.Therefore, the gate voltage of the NMOS transistor N1 connected to the node A becomes higher than the ground voltage VSS so that the NMOS transistor N1 is turned on and the current caused by the electrostatic pulse is supplied to the ground voltage supply pad through the channel of the NMOS transistor N1. It flows into.

다음으로 정전기 펄스의 라이징 구간 이 후 정전기 펄스의 폴링에 이르기까지 구간(정전기 펄스 구간)에서 동작 과정을 설명한다. 이 구간에서 커패시턴스(C)에 교류 전류가 흐르지 않아 저항(R1)에 의한 전압 강하는 발생하지 않는다. Next, the operation process will be described in a section (electrostatic pulse section) from the rising section of the electrostatic pulse to the polling of the electrostatic pulse. In this section, no alternating current flows through the capacitance C, so that no voltage drop due to the resistor R1 occurs.

그러나, NMOS 트랜지스터(N2)의 서브스트레이트는 노드 A에 연결되어 있으므로 NMOS 트랜지스터(N2)가 턴온되어 정전기 펄스에 의한 직류 전류가 접지 전압 공급 패드로 흐르면, NMOS트랜지스터(N2)의 서브스트레이트와 소스 사이의 PN 다이오드 턴온 전압이 노드 A에 일정하게 인가될 수 있게 된다.However, since the substrate of the NMOS transistor N2 is connected to the node A, when the NMOS transistor N2 is turned on and a direct current caused by an electrostatic pulse flows to the ground voltage supply pad, between the substrate and the source of the NMOS transistor N2. The PN diode turn-on voltage of is able to be applied to node A constantly.

다시 설명하면, 이 구간에서는 정전기 펄스의 라이징 구간 동안 접지 전압보다 높게 인가된 노드 A의 전압이 NMOS 트랜지스터(N2)의 서브스트레이트와 소스를 PN 다이오드로 동작하게 하여 NMOS 트랜지스터(N2)의 턴온 속도를 빨라지게 한다. In other words, in this period, the voltage of node A applied higher than the ground voltage during the rising period of the electrostatic pulse causes the substrate and the source of the NMOS transistor N2 to operate as a PN diode, thereby increasing the turn-on speed of the NMOS transistor N2. Make it faster.

따라서 정전기 펄스 구간 동안 전원 전압 공급 패드와 접지 전압 공급 패드사이에 턴온된 NMOS 트랜지스터(N2)와 저항(R2)를 통해 직류 전류가 흐르게 되고 직류 전류에 의해 일정한 전압 강하가 발생하게 되며, 이에 따라 NMOS 트랜지스터(N2)의 서브스트레이트에 연결된 NMOS 트랜지스터(N1)의 게이트에 접지 전압보다 높은 전압이 인가되게 된다. Therefore, a DC current flows through the NMOS transistor N2 and the resistor R2 turned on between the power supply voltage supply pad and the ground voltage supply pad during the electrostatic pulse period, and a constant voltage drop is generated by the direct current. A voltage higher than the ground voltage is applied to the gate of the NMOS transistor N1 connected to the substrate of the transistor N2.

즉, 정전기 펄스의 중반 이후 폴링에 이르기까지 구간에서는 교류 전류에 의한 전압 강하는 없지만 NMOS 트랜지스터(N2)와 저항(R2)에 흐르는 직류 전류에 의해 NMOS 트랜지스터(N1)의 게이트에 연결된 NMOS 트랜지스터(N2)의 서브스트레이트의 전압이 항상 접지 전압(VSS) 보다 높게 유지된다.That is, in the period from the mid to the polling of the electrostatic pulse, there is no voltage drop due to the alternating current, but the NMOS transistor N2 connected to the gate of the NMOS transistor N1 by the direct current flowing through the NMOS transistor N2 and the resistor R2. Voltage at the substrate always remains higher than the ground voltage (VSS).

도 3은 도 1의 정전기 방전 보호 회로와 도 2의 정전기 방전 보호 회로의 게이트 전압을 시뮬레이션한 결과를 도시한 도면이다. 도 3에 도시된 바와 같이, 도 1의 정전기 방전 보호 회로의 경우 정전기 펄스의 라이징 구간이 지나면 NMOS 트랜지스터(102)의 게이트 전압이 1V 이하로 빠르게 떨어지는 반면, 도 2의 정전기 발전 보호 회로의 경우 정전지 펄스의 라이징 구간 이후에도 NMOS 트랜지스터(N1)의 게이트 전압이 1V 이상으로 계속 유지되고 있음을 알 수 있다.3 is a diagram illustrating simulation results of gate voltages of the electrostatic discharge protection circuit of FIG. 1 and the electrostatic discharge protection circuit of FIG. 2. As shown in FIG. 3, in the electrostatic discharge protection circuit of FIG. 1, the gate voltage of the NMOS transistor 102 quickly drops below 1V after the rising interval of the electrostatic pulse, whereas in the electrostatic power generation protection circuit of FIG. It can be seen that the gate voltage of the NMOS transistor N1 is maintained at 1V or more even after the rising period of the battery pulse.

이상에서 설명한 바와 같이, 본 발명의 정전기 방전 보호 회로는, 정전기 펄스의 교류 전류에 의한 전압 강하를 이용하여 정전기 방전 보호 소자를 트리거시키고, 직류 전류에 의한 전압 강하를 이용하여 정전기 방전 보호 소자가 트리거 동작을 지속하도록 함으로써, 정전기 방전 보호 회로의 전류 구동력을 향상시키며, 정전기 펄스 후반부까지 지속적으로 동작하여 정전기에 민감한 반도체 내부 회로의 손상을 줄여줄 수 있는 효과가 있다.As described above, the electrostatic discharge protection circuit of the present invention triggers the electrostatic discharge protection element by using the voltage drop caused by the alternating current of the electrostatic pulse, and triggers the electrostatic discharge protection element by using the voltage drop by the DC current. By continuing the operation, it is possible to improve the current driving force of the electrostatic discharge protection circuit, and to continue to operate until the second half of the electrostatic pulse to reduce the damage of the internal circuits sensitive to static electricity.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims

An electrostatic discharge protection unit configured to discharge electrostatic pulses introduced into the first pad and the second pad to the first pad and the second pad;

A first driver driving the electrostatic discharge protection unit during the rising interval of the electrostatic pulse; And

A second driving unit driving the electrostatic discharge protection unit for a period from the rising of the electrostatic pulse to the polling period;

Electrostatic discharge protection circuit comprising a.

The method of claim 1, wherein the electrostatic discharge protection unit

A first NMOS transistor having a drain connected to the first pad, a source connected to the second pad, a gate connected to the first driver and the second driver, and a substrate connected to the source;

Electrostatic discharge protection circuit.

The method of claim 2, wherein the first drive unit

A capacitor having one end connected to the first pad,

A first resistor having one end connected to the other end of the capacitor and the other end connected to the second pad,

A gate of the first NMOS transistor is connected to a connection node of the capacitor and the first resistor

Electrostatic discharge protection circuit.

The method of claim 3, wherein the second drive unit,

And a second NMOS transistor having a drain connected to the first pad, a gate and a source connected to the second pad, and a substrate connected to the node.

Electrostatic discharge protection circuit.

The method of claim 4, wherein the second drive unit

And a second resistor coupled between the source of the second NMOS transistor and the second pad.

Electrostatic discharge protection circuit.

The method according to any one of claims 1 to 5,

The first pad is a power voltage supply pad,

The second pad is a ground voltage supply pad

Electrostatic discharge protection circuit.