KR20070070811A - 반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법 - Google Patents

반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법 Download PDF

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Abstract

메모리 셀 외부에서 입력된 데이터를 상기 메모리 셀로 전송하는 복수개의 제 1 데이터 전송수단, 상기 메모리 셀의 데이터를 상기 메모리 셀 외부로 전송하기 위한 복수개의 제 2 데이터 전송수단, 및 상기 제 1 데이터 전송수단과 상기 제 2 데이터 전송수단의 노이즈를 방지하는 노이즈 제어수단을 포함한다.
DDR, SDR, GIO, 플로팅(Floating),

Description

반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법{Apparatus and Method for Controlling Data Line Noise of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 구성을 나타낸 회로도,
도 2는 본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치의 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 메모리 셀 20: 데이터 입출력부
100: 노이즈 제어부 LIO: 로컬 데이터 라인
GIO: 글로벌 데이터 라인 SWA1 ~ SWAn: 제 1 스위칭부
SWB1 ~ SWBn: 제 2 스위칭부 Mw1, Mr1, Mwn, Mrn: 트랜지스터
IV1, Ivn: 인버터
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법에 관한 것이다.
일반적인 반도체 메모리는 휘발성 메모리인 RAM(Random Access Memory)과 비 휘발성 메모리인 ROM(Read only Memory)으로 구분할 수 있고, RAM은 다시 데이터 저장 후 리프레쉬(Refresh)가 필요 없는 SRAM(Static RAM)과 리프레쉬가 필요한 DRAM(Dynamic RAM)으로 구분할 수 있으며, DRAM은 다시 동작모드에 따라 DDR DRAM(Double Data Rate DRAM, 이하 DDR이라 칭함)과 SDR DRAM(Single Data Rate DRAM, 이하 SDR이라 칭함)으로 구분할 수 있다.
또한 반도체 메모리를 상기 DDR과 SDR 중에서 어느 하나의 동작모드로만 동작시킬 수 있는 단품 형태로 제작되거나, DDR과 SDR 중에서 하나를 선택적으로 사용할 수 있는 콤보(Combo) 형태로도 제작되었다.
상기 종래기술에 따른 DDR/SDR 콤보 형태의 반도체 메모리의 구성이 도 1에 도시되어 있다.
종래기술에 따른 DDR/SDR 콤보 형태의 반도체 메모리는 도 1에 도시된 바와 같이, 데이터 저장을 위한 셀들이 배열된 메모리 셀(10)과 데이터 입출력을 위한 단자 및 이와 관련된 회로구성을 포함한 데이터 입출력부(20), 쓰기(Write) 명령에 따라 상기 데이터 입출력부(20)를 통해 입력된 데이터를 상기 메모리 셀(10)로 전송하거나, 읽기(Read) 명령에 따라 상기 메모리 셀(10)에 저장된 데이터를 외부로 전송하기 위한 글로벌 데이터 입출력 라인(GIO), 상기 메모리 셀(10)과 상기 GIO 사이에 워드라인 드라이버(WDRV) 및 IO 센스앰프(IOSA)를 거쳐 연결된 로컬 데이터 입출력 라인(LIO, LIOB)을 포함한다.
상기 GIO는 gwio<0:n>, gio_ev<0:n>, 및 gio_od<0:n>을 포함한다. 이때 gio_od<0:n>는 도시를 생략하였다.
상기 gwio<0:n> 및 gio_ev<0:n>은 도 1에 도시된 바와 같이, 서로 번갈아가며 물리적으로 근접한 위치에 배열된 것과는 달리, 상기 gio_od<0:n>는 상기 gwio<0:n> 및 gio_ev<0:n>의 거리와 비교해서 멀리 떨어진 위치에 배열되어 있다.
상기 반도체 메모리가 DDR 모드로 동작할 경우, 데이터를 이븐(even)과 오드(odd)로 구분해야 하므로 상기 gio_ev<0:n>, 및 gio_od<0:n>를 이용하여 데이터 쓰기 및 읽기에 따른 데이터 전송이 이루어진다.
한편, 반도체 메모리가 SDR 모드로 동작할 경우, 상기 gwio<0:n>를 이용하여 데이터 쓰기에 따른 데이터 전송이 이루어지고, 상기 gio_ev<0:n>을 이용하여 데이터 읽기에 따른 데이터 전송이 이루어진다.
상기 반도체 메모리가 SDR 모드로 동작하고, 상기 gwio<0:n>를 이용하여 데이터 쓰기에 따른 데이터 전송이 이루어질 때, 상기 gio_ev<0:n>은 플로팅(Floating) 상태로서, 하이(High) 또는 로우(Low)와 같은 정확한 레벨을 갖지 못하게 된다.
상기 반도체 메모리가 SDR 모드로 동작하고, 상기 gio_ev<0:n>을 이용하여 데이터 읽기에 따른 데이터 전송이 이루어질 때, 상기 gwio<0:n>가 플로팅 상태로서 역시 하이(High) 또는 로우(Low)와 같은 정확한 레벨을 갖지 못하게 된다.
이와 같이 종래의 기술에 따른 반도체 메모리는 데이터 쓰기를 위한 데이터 라인과 읽기를 위한 데이터 라인이 서로 인접한 위치에 형성되어 있으며, 데이터 쓰기 또는 읽기가 진행되지 않는 데이터 라인은 플로팅 상태가 된다. 따라서 데이터 쓰기 또는 읽기가 진행되는 데이터 라인과 플로팅된 데이터 라인 사이에 존재하 는 커플링 캡(Coupling Capacitance)으로 인한 노이즈로 데이터 쓰기 또는 읽기를 수행하는 데이터 라인의 데이터 레벨이 비정상적으로 변동되는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 데이터 라인간의 노이즈를 최소화할 수 있도록 한 반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치는 메모리 셀 외부에서 입력된 데이터를 상기 메모리 셀로 전송하는 복수개의 제 1 데이터 전송수단; 상기 메모리 셀의 데이터를 상기 메모리 셀 외부로 전송하기 위한 복수개의 제 2 데이터 전송수단; 및 상기 제 1 데이터 전송수단과 상기 제 2 데이터 전송수단의 노이즈를 방지하는 노이즈 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어방법은 메모리 셀 외부에서 입력된 데이터를 상기 메모리 셀로 써넣기 위한 데이터 라인과, 상기 메모리 셀의 데이터를 상기 메모리 셀 외부로 읽어내기 위한 데이터 라인이 구비된 반도체 메모리의 데이터 라인 노이즈 제어방법에 있어서, 데이터 쓰기 또는 읽기 동작이 진행되는 동안 상기 데이터 쓰기 및 읽기가 진행되지 않는 데이터 라인을 특정 레벨로 유지시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치의 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치는 도 2에 도시된 바와 같이, 데이터 저장을 위한 셀들이 배열된 메모리 셀(10), 상기 메모리 셀(10) 외부에서 입력된 데이터를 상기 메모리 셀로 전송하는 복수개의 제 1 데이터 전송라인(gwio<0:n>), 상기 메모리 셀(10)의 데이터를 상기 메모리 셀(10) 외부로 전송하기 위한 복수개의 제 2 데이터 라인(gio_ev<0:n>), 및 상기 제 1 데이터 전송라인(gwio<0:n>)과 상기 제 2 데이터 전송라인(gio_ev<0:n>)의 노이즈를 방지하기 위한 노이즈 제어부(100)를 포함한다.
상기 gwio<0:n>와 gio_ev<0:n>은 도 2에 도시된 바와 같이, 동일 방향으로 서로 번갈아가며 배치되어 있다. 따라서 종래의 기술에서 설명한 커플링 캡에 의한 노이즈가 발생할 수 있다.
한편, 종래의 기술에서 설명한 gio_od<0:n>는 상기 gwio<0:n>와 gio_ev<0:n>과는 떨어져 배치되어 있으므로 커플링 캡에 의한 노이즈와 무관하다. 따라서 도시를 생략하였으며, 이후 gio_od<0:n>에 대한 설명도 생략하기로 한다.
상기 노이즈 제어부(100)는 상기 gwio<0:n> 각각과 접지단 사이에 연결되고 쓰기 신호(wtrb)에 따라 온 되는 복수개의 제 1 스위칭부(SWA1 ~ SWAn), 및 상기 gio_ev<0:n> 각각과 접지단 사이에 연결되고 상기 쓰기 신호(wtrb)에 따라 온 되는 복수개의 제 2 스위칭부(SWB1 ~ SWBn)를 포함한다.
상기 제 1 스위칭부(SWA1 ~ SWAn)는 모두 동일하게 구성되므로, 그 중 하나 인 SWA1의 구성을 살펴보면, 상기 쓰기 신호(wtrb)를 입력받는 인버터(IV1), 및 드레인이 상기 gwio<0>와 연결되고, 소오스가 접지되며, 게이트에 상기 인버터(IV1)의 출력을 입력받는 트랜지스터(Mw1)를 포함한다.
상기 제 2 스위칭부(SWB1 ~ SWBn)는 모두 동일하게 구성되므로, 그 중 하나인 SWB1의 구성을 살펴보면, 드레인이 상기 gio_ev<0>과 연결되고, 소오스가 접지되며, 게이트에 상기 쓰기 신호(wtrb)를 입력받는 트랜지스터(Mr1)를 포함한다.
이하, 본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치의 동작을 설명하면 다음과 같다.
상기 쓰기 신호(wtrb)는 쓰기 동작시 특정 레벨(예를 들어, 하이)이 되고, 읽기 동작시 그 반대 레벨 즉, 로우가 되는 신호이다.
먼저, 외부에서 데이터 쓰기 명령이 입력되면, 상기 쓰기 신호(wtrb)가 데이터 쓰기 동작이 이루어지는 동안 하이를 유지한다.
따라서 gwio<0:n>와 연결된 제 1 스위칭부(SWA1 ~ SWAn)의 트랜지스터(Mw1 ~ Mwn)는 게이트에 인버터(IV1)를 통해 로우신호를 입력받고 오프되고, 상기 gwio<0:n>는 데이터 입출력부(20)를 통해 외부에서 입력된 데이터를 상기 메모리 셀(10)로 전송한다.
한편, gio_ev<o:n>과 연결된 제 2 스위칭부(SWB1 ~ SWBn)의 트랜지스터(Mr1 ~ Mrn)는 게이트에 하이신호를 입력받고 온 되어, 상기 gio_ev<o:n>을 모두 접지시킨다.
따라서 상기 gwio<0:n>와 상기 gio_ev<o:n> 사이에 커플링 캡이 제거되므로 이로 인한 노이즈가 완벽하게 차단된다.
외부에서 데이터 읽기 명령이 입력되면, 상기 쓰기 신호(wtrb)가 데이터 쓰기 동작이 이루어지는 동안 로우를 유지한다.
따라서 gio_ev<o:n>과 연결된 제 2 스위칭부(SWB1 ~ SWBn)의 트랜지스터(Mr1 ~ Mrn)는 게이트에 로우신호를 입력받고 오프 되고, 상기 gio_ev<o:n>은 상기 메모리 셀(10)의 데이터를 데이터 입출력부(20)를 통해 외부로 전송한다.
한편, gwio<0:n>와 연결된 제 1 스위칭부(SWA1 ~ SWAn)의 트랜지스터(Mw1 ~ Mwn)는 게이트에 인버터(IV1)를 통해 하이신호를 입력받고 온 되어, 상기 gwio<0:n>를 모두 접지시킨다.
따라서 상기 gwio<0:n>와 상기 gio_ev<o:n> 사이에 커플링 캡이 제거되므로 이로 인한 노이즈가 완벽하게 차단된다.
결국, 본 발명은 데이터 쓰기 및 읽기 동작이 진행될 때, 데이터 쓰기 및 읽기에 따른 데이터 전송이 이루어지지 않는 데이터 라인을 접지시켜, 데이터 라인간의 노이즈를 차단한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리의 데이터 라인 노이즈 제어장치 및 방법은 데이터 쓰기 또는 읽기가 진행되지 않는 데이터 라인이 플로팅 상태로 되지 않도록 함으로써, 데이터 쓰기 또는 읽기가 진행되는 데이터 라인과 그렇지 않은 데이터 라인간의 노이즈를 최소화하므로 데이터 전송 오류를 방지할 수 있고, 결국 반도체 메모리의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 메모리 셀 외부에서 입력된 데이터를 상기 메모리 셀로 전송하는 복수개의 제 1 데이터 전송수단;
    상기 메모리 셀의 데이터를 상기 메모리 셀 외부로 전송하기 위한 복수개의 제 2 데이터 전송수단; 및
    상기 제 1 데이터 전송수단과 상기 제 2 데이터 전송수단의 노이즈를 방지하는 노이즈 제어수단을 포함하는 반도체 메모리의 데이터 라인 노이즈 제어장치.
  2. 제 1 항에 있어서,
    상기 복수개의 제 1 데이터 전송수단과 상기 복수개의 제 2 데이터 전송수단은 데이터 입출력 단자와 연결된 데이터 라인인 것을 특징으로 하는 반도체 메모리의 데이터 라인 노이즈 제어장치.
  3. 제 1 항에 있어서,
    상기 복수개의 제 1 데이터 전송수단과 상기 복수개의 제 2 데이터 전송수단은 동일 방향으로 서로 번갈아가며 배치됨을 특징으로 하는 반도체 메모리의 데이터 라인 노이즈 제어장치.
  4. 제 1 항에 있어서,
    상기 노이즈 제어수단은
    상기 복수개의 제 1 데이터 전송수단 각각과 접지단 사이에 연결되고 쓰기(Write) 신호에 따라 온 되는 복수개의 제 1 스위칭부, 및
    상기 복수개의 제 2 데이터 전송수단 각각과 접지단 사이에 연결되고 상기 쓰기 신호에 따라 온 되는 복수개의 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라인 노이즈 제어장치.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭부는
    상기 쓰기 신호를 입력받는 인버터, 및
    드레인이 상기 제 1 데이터 전송수단과 연결되고, 소오스가 접지되며, 게이트에 상기 인버터의 출력을 입력받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라인 노이즈 제어장치.
  6. 제 4 항에 있어서,
    상기 제 2 스위칭부는
    드레인이 상기 제 2 데이터 전송수단과 연결되고, 소오스가 접지되며, 게이트에 상기 쓰기 신호를 입력받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라인 노이즈 제어장치.
  7. 메모리 셀 외부에서 입력된 데이터를 상기 메모리 셀로 써넣기 위한 데이터 라인과, 상기 메모리 셀의 데이터를 상기 메모리 셀 외부로 읽어내기 위한 데이터 라인이 구비된 반도체 메모리의 데이터 라인 노이즈 제어방법에 있어서,
    데이터 쓰기 또는 읽기 동작이 진행되는 동안 상기 데이터 쓰기 및 읽기가 진행되지 않는 데이터 라인을 특정 레벨로 유지시키는 반도체 메모리의 데이터 라인 노이즈 제어방법.
  8. 제 7 항에 있어서,
    상기 특정 레벨은 접지 레벨인 것을 특징으로 하는 반도체 메모리의 데이터 라인 노이즈 제어방법.
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* Cited by examiner, † Cited by third party
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KR20150068905A (ko) * 2013-12-12 2015-06-22 후아웨이 테크놀러지 컴퍼니 리미티드 신호 처리 방법 및 장치

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