KR20070070610A - 지연 동기 루프 및 그 방법 - Google Patents

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임병찬
홍국태
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엘지전자 주식회사
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Abstract

본 발명은 지연 동기 루프에 관한 것으로, 더욱 상세하게는 보조 루프에 의한 지연차 범위를 판단하고 그 결과에 따라 메인 루프 및 보조 루프를 선택적으로 동작하도록 하는 지연 동기 루프 및 그 방법에 관한 것이다. 그 지연 동기 루프는 전압 제어 신호에 따라 제1 신호의 지연 시간을 조절하여 이를 제2신호로서 출력하는 전압 제어 지연부; 상기 제1 및 제2 신호의 위상차를 검출하고 이를 상기 전압 제어 신호로서 출력하는 위상 검출부; 상기 제1 신호를 상기 전압 제어 지연부로부터의 상기 제2신호를 포함하는 다수의 지연된 신호를 이용하여 샘플링하는 샘플링부; 상기 샘플링부로부터의 샘플링 데이터에 따라 스위칭 신호를 발생하는 비교부; 상기 샘플링부의 샘플링 데이터를 아날로그 신호로 변환하고 이를 상기 전압 제어 신호로서 출력하는 디지털-아날로그 변환부; 상기 스위칭 신호에 따라 상기 위상 검출부에 입력되는 상기 제1 및 제2 신호를 단속하는 제1스위칭부; 및 인버팅된 상기 스위칭 신호에 따라 상기 디지털-아날로그 변환부로부터 출력되는 상기 전압 제어 신호를 단속하는 제2스위칭부를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 별도의 리셋 회로 없이도 고조파 동기를 방지하면서도 잡음 특성을 개선할 수 있다.
지연동기루프, DLL, VCDL, 샘플링

Description

지연 동기 루프 및 그 방법{Delay Locked Loop and method thereof}
도 1은 종래의 지연 동기 루프의 구성 블록도이다.
도 2a 내지 도 2b는 도 1에 도시된 지연 동기 루프의 입출력 클록 신호의 파형도이다.
도 3은 보조 루프를 이용한 종래의 지연 동기 루프의 구성 블록도이다.
도 4는 본 발명에 따른 지연 동기 루프의 구성 블록도이다.
도 5는 도 4에 도시된 전압 제어 지연부의 상세 구성도이다.
도 6은 도 4에 도시된 디지털-아날로그 변환부의 상세 구성도이다.
도 7a 내지 도 7c는 도 4에 도시된 보조 루프의 동작을 설명하기 위한 파형도이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 신호 파형을 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 위상 검출부 3, 13: 전하 펌프
5, 15: 루프 필터 7, 17: 전압 제어 지연부
9, 20: 보조 루프 10: 메인 루프
21: 분주부 23: 샘플링부
25: 코드 변환부 27: 비교부
29: DA 변환부
본 발명은 지연 동기 루프에 관한 것으로, 더욱 상세하게는 보조 루프에 의한 지연차 범위를 판단하고 그 결과에 따라 메인 루프 및 보조 루프를 선택적으로 동작하도록 하는 지연 동기 루프 및 그 방법에 관한 것이다.
일반적으로 지연 동기 루프(DLL: Delay Locked Loop)는 내부 지연 회로의 시간 지연을 이용하여 입력 클록 신호와 동일한 위상 및 주파수를 갖는 신호를 생성하거나, 다수 개의 위상차를 갖는 클록 신호를 생성하는 데 사용된다.
이때, 지연 동기 루프는 위상 동기 루프(PLL: Phase Locked Loop)에 비해 상대적으로 지터 누적(jitter accumulation)이 없어 지터 특성이 좋으며, 또한 1st order system으로 항상 안정적인 동작이 가능하여 널리 사용되는 추세이다.
도 1은 종래의 지연 동기 루프의 구성 블록도를 도시한 것으로, 위상 검출부(1), 전하 펌프(3), 루프필터(5) 및 전압 제어 지연부(7)로 구성된다.
먼저, 위상 검출부(1)는 입력 클록 신호(CLKi) 및 출력 클록 신호(CLKo)의 위상차를 검출하고 이를 위상차 신호(PD)로서 출력한다.
전하 펌프(3)는 위상차 신호를 전압 신호로 변환하고 이를 전압 제어 신호(VCTRL)로서 출력한다.
루프 필터(5)는 전압 제어 신호(VCTRL)의 노이즈 제거를 위한 필터를 말한 다.
전압 제어 지연부(7)는 전압제어신호(VCTRL)에 따라 입력 클록 신호(CLKi)를 지연 시켜 최종 출력 클록 신호(CLKo)로서 출력한다.
이러한 위상 동기 루프는 부궤환 루프 구조로서, 일정한 시간이 지나면 입출력 클록 신호(CLKi, CLKo)의 위상차는 이상적으로는 "0"으로 수렴한다.
이상에서 살펴본 종래의 지연 동기 루프는 위상 동기 루프에 비해 상대적으로 간단하고 우수한 특성을 갖고 있으나, 고조파 동기(harmonic lock)가 발생할 가능성이 있다. 정상적인 경우에는 전압 제어 지연부(7)의 지연 시간은 입력 클록 신호(CLKi)의 한 주기와 정확히 일치한다. 그러나 초기 동작시 입력 클록 신호(CLKi)와 출력 클록 신호(CLKo)의 위상차가 일정 범위를 벗어나게 되면 고조파 동기가 발생할 수 있다.
도 2a 내지 도 2b는 도 1에 도시된 입출력 클록 신호(CLKi, CLKo)의 파형을 나타낸 것이다.
먼저, 도 2a에 도시된 바와 같이, 출력 클록 신호(CLKo)가 입력 클록 신호(CLKi)의 1/2 주기 이내에서 시작하는 경우에는 전압 제어 신호(VCTRL)는 위상차가 '0'인 방향으로 수렴하려 하고 이는 물리적으로 불가능하다.
또한, 도 2b에 도시된 바와 같이, 출력 클록 신호(CLKo)가 입력 클록 신호(CLKi)의 2/3 주기보다 큰 위치에서 시작하는 경우에는 입력 클록 신호(CLKi)의 2배 주기로 수렴하려 한다. 즉, 전압 제어 지연부(7)의 지연 시간이 입력 클록 신호(CLKi)의 1/2 주기보다 작거나 3/2 주기보다 크면 고조파 동기가 발생하게 된다. 따라서, 지연 동기 루프의 초기 동작시 지연 시간의 초기값은 입력 클록 신호(CLKi)의 1/2 주기보다 크고 3/2보다 작도록 설정되어야 한다. 그러므로 고조파 동기를 방지하기 위해서 종래에는 보조 루프 또는 별도의 리셋 회로를 필요로 하였다.
도 3은 상술한 고조파 동기를 방지하기 위하여 보조 루프를 이용한 종래의 지연 동기 루프의 구성 블록도로, 도 1에 도시된 지연 동기 루프와 동일한 구성 요소는 동일 도면 부호로 처리하고 설명을 생략하기로 한다.
도 3에 도시된 지연 동기 루프는 도 1에 도시된 지연 동기 루프에서 보조 루프(9)가 추가된 구조를 가진다.
여기서, 보조 루프(9)는 입출력 클록 신호(CLKi, CLKo)의 위상차를 거칠게 평가하고 전압 제어 지연부(7)의 지연 시간이 일정한 범위 이내(CLKi 주기의 1/2 ~ 3/2)가 되도록 전압 제어 신호(VCTRL)를 발생하는 역할을 수행한다. 따라서, 보조 루프(9)로 인하여 고조파 동기를 방지할 수 있다.
그런데 이러한 보조 루프(9)는 메인 루프와 동시에 동작을 하게 되므로 추가적인 노이즈의 원인이 되므로 지터 특성이 나빠질 우려가 있었다.
상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 별도의 리셋 회로 없이 고조파 동기를 방지하면서도 잡음 특성을 개선할 수 있는 지연 동기 루프 및 그 방법을 제공하는 데에 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 지연 동기 루프는 전압 제어 신호에 따라 제1 신호의 지연 시간을 조절하여 이를 제2신호로서 출력하는 전압 제어 지연부; 상기 제1 및 제2 신호의 위상차를 검출하고 이를 상기 전압 제어 신호로서 출력하는 위상 검출부; 상기 제1 신호를 상기 전압 제어 지연부로부터의 상기 제2신호를 포함하는 다수의 지연된 신호를 이용하여 샘플링하는 샘플링부; 상기 샘플링부로부터의 샘플링 데이터에 따라 스위칭 신호를 발생하는 비교부; 상기 샘플링부의 샘플링 데이터를 아날로그 신호로 변환하고 이를 상기 전압 제어 신호로서 출력하는 디지털-아날로그 변환부; 상기 스위칭 신호에 따라 상기 위상 검출부에 입력되는 상기 제1 및 제2 신호를 단속하는 제1스위칭부; 및 인버팅된 상기 스위칭 신호에 따라 상기 디지털-아날로그 변환부로부터 출력되는 상기 전압 제어 신호를 단속하는 제2스위칭부를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 신호를 2 분주하는 분주부를 더 포함하며, 상기 샘플링부는 상기 분주부로부터의 2분주된 제1신호를 샘플링하는 것이 바람직하다.
또한, 상기 샘플링 데이터를 상기 디지털-아날로그 변환부에 적합한 코드로 변환하는 코드 변환부를 더 포함하며, 상기 디지털-아날로그 변환부는 상기 코드 변환부로부터의 코드 변환된 데이터를 아날로그 신호로 변환하는 것이 바람직하다.
또한, 상기 위상 검출부로부터의 위상차 신호를 전압 신호로 변환하고 이를 상기 전압 제어 신호로서 출력하는 전하 펌프; 및 상기 전압 제어 신호의 잡음 성분을 제거하기 위한 루프 필터를 더 포함할 수 있다.
또한, 상기 전압 제어 지연부는 상기 전압 제어 신호에 따라 지연 시간이 조절되는 다수의 지연 소자로 구성되며, 상기 지연 소자는 9개이고, 상기 제2신호는 상기 다수의 지연 소자 중 중간 위치의 지연 소자의 출력 신호인 것이 바람직하다.
또한, 상기 디지털-아날로그 변환부는 제1 및 제2단자 사이에 직렬 연결되는 다수의 저항; 및 일측이 출력 단자에 공통 연결되고 타측이 상기 저항들 사이에 각각 연결되고 상기 코드 변환된 데이터에 따라 스위칭 동작을 수행하는 다수의 스위칭 소자로 구성된 것을 특징으로 한다.
상술한 본 발명의 목적을 달성하기 위한 지연 동기 방법은 전압 제어 신호에 따라 제1 신호의 지연 시간을 조절하여 이를 소정 지연 시간차를 가지는 제2 신호를 포함하는 다수의 지연 신호들을 생성하는 제1단계; 상기 제1 및 제2 신호의 위상차를 검출하고 이를 상기 전압 제어 신호로서 출력하는 제2단계; 상기 제2신호를 포함하는 다수의 지연 신호들을 이용하여 상기 제1 신호를 샘플링하는 제3단계; 상기 제3단계에서 샘플링된 데이터를 아날로그 신호로 변환하여 상기 전압 제어 신호로서 출력하는 제4단계; 및 상기 제3단계에서 샘플링된 데이터 값에 따라 상기 제2단계 및 상기 제4단계중 어느 하나만을 선택적으로 동작하도록 결정하는 제5단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 신호를 2 분주하는 제6단계를 더 포함하며, 상기 제3단계에서 2 분주된 상기 제1 신호를 샘플링하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설 명하고자 한다.
도 4는 본 발명에 따른 지연 동기 루프의 구성 블록도를 도시한 것으로, 그 구성을 살펴보면 크게 메인 루프(10)와 보조 루프(20) 및 스위치들(SW1~SW3)로 구성 된다.
이때, 메인 루프(10)에는 위상 검출부(11), 전하 펌프(13), 루프 필터(15), 전압 제어 지연부(17)로 구성되며, 그리고 보조 루프(20)에는 분주부(21), 샘플링부(23), 코드 변환부(25), 비교부(27), 디지털-아날로그(DA) 변환부(29)로 구성된다.
먼저, 위상 검출부(11)는 입력 및 출력 클록 신호(CLKi, CLKo)의 위상차를 검출하고, 그 결과로서 위상차 신호(PD)를 발생한다.
전하 펌프(13)는 위상차 신호(PD)를 전압 신호로 변환하여 이를 전압 제어 신호(VCTRL)로서 출력한다.
루프 필터(15)는 전압 제어 신호(VCTRL)에 포함된 노이즈 성분을 제거한다.
전압 제어 지연부(17)는 전압 제어 신호(VCTRL)에 따라 입력 클록 신호(CLKi)을 소정 지연 시간만큼 신호 지연 시켜 최종 출력 클록 신호(CLKo)로서 출력한다.
분주부(21)는 입력 클록 신호(CLKi)를 2 분주하며, 이때 2 분주된 클록 신호(CLKd)는 그 하이 레벨 구간 또는 로우 레벨 구간이 입력 클록 신호(CLKi)의 한 주기와 일치한다.
샘플링부(23)는 2 분주된 클록 신호(CLKd)를 전압 제어 지연부(17)로부터의 다수의 지연된 클록 신호들(CLK[1-m],CLKo)을 이용하여 샘플링 동작을 수행하고, 이를 샘플링 데이터(SAM)로서 출력한다.
비교부(27)는 샘플링 데이터(SAM)를 입력받아, 그 값에 따라 입출력 클록신호(CLKi, CLKo)간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)의 1/2 ~ 3/2배 범위 이내인지의 여부에 따라 스위칭 신호(LOCK)를 발생한다.
코드 변환부(25)는 샘플링 데이터(SAM)를 아날로그로 변환하기에 적합한 코드(Z)로 변환한다.
디지털-아날로그 변환부(29)는 코드 변환된 디지털 데이터(Z)를 아날로그로 변환하여 최종 전압 제어 신호(VCTRL)로서 출력한다.
스위칭 소자(SW1, SW2)는 스위칭 신호(LOCK)의 제어에 따라 위상 검출부(11)에 입력되는 입출력 클록 신호(CLKi, CLKo)를 단속하며, 반면에 스위칭 소자(SW3)는 인버터(IVT)에 의해 인버팅된 스위칭 신호(/LOCK)의 제어에 따라 보조 루프(20)의 전압 제어 신호(VCTRL)를 단속한다.
도 5는 도 4에 도시된 전압 제어 지연부(17)의 상세 구성를 도시한 것으로, 전압 제어 지연부(17)는 전압 제어 신호(VCLRL)에 따라 지연 시간이 조절되는 9개의 지연 소자들(D1~D9)로 구성된다.
그 동작을 살펴보면, 전압 제어 신호(VCTRL)에 따라 각 지연 소자들(D1~D9)의 지연 시간이 조절되므로, 개별 지연 소자의 지연 시간이 α라면 최종 출력 클록 신호(CLKo)의 총 지연 시간은 4α가 된다. 이때, 지연 소자의 개수 또는 최종 출력 클록 신호(CLKo)의 위치 등은 그 설명을 위하여 한정한 것으로, 실제 적용시 변경 가능함은 당업자에게 자명하다.
도 6은 도 4에 도시된 디지털-아날로그 변환부(29)의 상세 구성을 도시한 것으로, 디지털-아날로그 변환부(29)는 전원 전압(VDD)과 접지(GND) 사이에 직렬 연결되는 다수의 저항들(R0~Rn), 및 출력 단자(VCTRL)와 저항들(R0~Rn) 사이에 연결되는 스위칭 소자들(ZSW1~ZSWn)로 구성된다.
그 동작을 살펴보면, 코드 변환부(25)의 출력 신호(Z1~Zn)의 제어에 따라 스위칭 소자들(ZSW1~ZSWn)의 스위칭 동작이 결정되므로 최종 전압 제어 신호(VCTRL)의 전압이 조절된다.
이하, 상술한 구성에 따른 본 발명에 따른 지연 동기 루프의 상세 동작을 살펴보면 다음과 같다.
먼저, 초기 동작시 분주부(21)에 의해 입력 클록 신호(CLKi)는 2 분주 된다. 이어서, 샘플링부(23)는 2분주된 클록 신호(CLKd)를 전압 제어 지연부(17)로부터의 다수의 지연 클록 신호들(CLK1~CLK4, CLKo, CLK5~CLK9)의 상승 에지에서 샘플링을 수행하면 총 9비트의 샘플링 데이터(SAM)를 생성한다.
도 7a 내지 도 7c는 도 4에 도시된 보조 루프(20)의 동작을 좀 더 상세히 설명하기 위한 신호 파형을 도시한 것이다.
먼저, 도 7a는 입출력 클록 신호(CLKi, CLKo) 간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)에 근접한 경우의 신호 파형예이다. 이때, 샘플링부(23)에 의해 2분주 클록 신호(CLKd)를 각 지연 클록 신호들(CLK1~CLK8, CLKo)의 상승 에지에서 샘플링을 수행하면 CLK1~CLK4에 의한 샘플링 값은 '1', 출력 클록 신호(CLKo) 에 의한 샘플링 값은 '1' 혹은 '0'일 수 있다.
또한, 도 7b는 입출력 클록 신호(CLKi, CLKo) 간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)의 3/2배 이상인 경우의 신호 파형예이다. 이때, 샘플링부(23)에 의해 샘플링이 수행되면 CLK1~CLK2에 의한 샘플링 값만 '1'이 되고 나머지 모든 샘플링 값은 '0'이 된다.
또한, 도 7c는 입출력 클록 신호(CLKi, CLKo) 간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)의 1/2배보다 작은 경우의 신호 파형예이다. 이때, 샘플링부(23)에 의해 샘플링이 수행되면 샘플링 값은 모두 '1'이 된다.
상술한 바와 같이, 샘플링 데이터(SAM)의 값에 따라 비교부(27)는 입출력 클록 신호(CLKi, CLKo) 간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)의 1/2 ~ 3/2배 이내인지를 판단하고, 그 결과에 따라 스위칭 신호(LOCK)를 발생한다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 신호 파형을 도시한 것으로, 특히, 입력 클록 신호(CLKi)의 주파수가 190MHz인 경우의 예이다. 이때, 도 8a는 보조루프(20)의 스위칭 신호(LOCK) 및 전압 제어 신호(VCTRL)를 나타낸 도면이고, 도 8b 및 도 8c는 동기 전후의 입출력 클록 신호(CLKi, CLKo)를 각각 나타낸 것이다.
만약, 도 8b에 도시된 바와 같이 입출력 클록 신호(CLKi, CLKo) 간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)의 1/2 ~ 3/2배 범위를 벗어난 경우에는 고조파 동기가 발생할 가능성이 크므로 위상 검출부(11)의 동작을 중지시키고, 보조 루프(20)에서 발생된 전압 제어 신호(VCTRL)를 전압 제어 지연부(17)에 인가 한다. 즉, 스위칭 신호(LOCK)에 의해 스위칭 소자(SW1, SW2)는 턴오프되고 반대로 인버팅된 스위칭 신호(/LOCK)에 의해 스위칭 소자(SW3)는 턴온된다. 이때, 전압 제어 신호(VCTRL)의 전압에 반비례하여 전압 제어 지연부(17)의 지연 시간이 증가하는 경우에는 도 8a에 도시된 바와 같이, 동기 전에는 디지털-아날로그 변환부(29)의 출력, 즉 전압 제어 신호(VCTRL)가 점차 증가하게 되고 이에 반비례하여 소정 범위 이내일 때까지 전압 제어 지연부(17)의 지연 시간은 점차 줄어든다.
반대로, 도 8c에 도시된 바와 같이 입출력 클록 신호(CLKi, CLKo) 간의 지연 시간차가 입력 클록 신호(CLKi)의 한 주기(T)의 1/2 ~ 3/2배 이내인 경우에는 메인 루프(10) 및 보조 루프(20)의 동시 동작에 의한 잡음 발생을 제거하기 위하여 보조 루프(20)에서 발생된 전압 제어 신호(VCTRL)를 디스에이블(disable) 시킨다. 즉, 스위칭 소자(SW3)는 턴온되고 반대로 스위칭 소자(SW1, SW2)는 턴오프됨으로써, 메인 루프(10)에 의한 지연 시간 정밀 제어 동작이 수행된다.
상술한 바와 같이, 본 발명에 따른 지연 동기 루프는 고조파 동기가 발생할 수 있는, 입출력 클록 신호 간의 지연차가 일정 범위를 벗어난 경우에만 메인 루프의 제어 동작을 중지시키고 보조 루프에 의해 일정 범위 이내로 지연차를 조절한다. 따라서, 별도의 리셋 회로가 필요 없으며, 메인 및 보조 루프의 동시 동작에 의한 잡음이 발생하지 않으면서도 고조파 동기를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 특히, 전압 제어 지연부(17)의 지연 소자의 개수, 출력 클록 신호(CLKo)의 위치 등은 실시예에 따라 변경이 가능하며, 코드 변환부(25)는 설명의 편의를 위해 별도 구성한 것이나, 디지털-아날로그 변환부(29) 또는 비교부(27)에 통합 설명될 수 있음은 자명하다. 또한, 전하 펌프(13) 및 루프 필터(15)의 구성 또한 마찬가지로 타 구성 요소에 통합 설명하거나 그 설명 또는 기능이 생략될 수 있음도 자명하다 할 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 지연 동기 루프 및 그 방법은 별도의 리셋 회로 없이도 고조파 동기를 방지할 수 있다. 또한, 고조파 동기가 발생하지 않는 지연차 범위 이내에서는 보조 루프의 출력을 차단함으로써, 잡음 특성을 개선할 수 있다는 효과가 있다.

Claims (11)

  1. 전압 제어 신호에 따라 제1 신호의 지연 시간을 조절하여 이를 제2신호로서 출력하는 전압 제어 지연부;
    상기 제1 및 제2 신호의 위상차를 검출하고 이를 상기 전압 제어 신호로서 출력하는 위상 검출부;
    상기 제1 신호를 상기 전압 제어 지연부로부터의 상기 제2신호를 포함하는 다수의 지연된 신호를 이용하여 샘플링하는 샘플링부;
    상기 샘플링부로부터의 샘플링 데이터에 따라 스위칭 신호를 발생하는 비교부;
    상기 샘플링부의 샘플링 데이터를 아날로그 신호로 변환하고 이를 상기 전압 제어 신호로서 출력하는 디지털-아날로그 변환부;
    상기 스위칭 신호에 따라 상기 위상 검출부에 입력되는 상기 제1 및 제2 신호를 단속하는 제1스위칭부; 및
    인버팅된 상기 스위칭 신호에 따라 상기 디지털-아날로그 변환부로부터 출력되는 상기 전압 제어 신호를 단속하는 제2스위칭부를 포함하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서,
    상기 제1 신호를 2 분주하는 분주부를 더 포함하며, 상기 샘플링부는 상기 분주부로부터의 2분주된 제1신호를 샘플링하는 것을 특징으로 하는 지연 동기 루프.
  3. 제1항에 있어서,
    상기 샘플링 데이터를 상기 디지털-아날로그 변환부에 적합한 코드로 변환하는 코드 변환부를 더 포함하며, 상기 디지털-아날로그 변환부는 상기 코드 변환부로부터의 코드 변환된 데이터를 아날로그 신호로 변환하는 것을 특징으로 하는 지연 동기 루프.
  4. 제1항에 있어서,
    상기 위상 검출부로부터의 위상차 신호를 전압 신호로 변환하고 이를 상기 전압 제어 신호로서 출력하는 전하 펌프를 더 포함하는 것을 특징으로 하는 지연 동기 루프.
  5. 제1항 및 제4항 중 어느 한 항에 있어서,
    상기 전압 제어 신호의 잡음 성분을 제거하기 위한 루프 필터를 더 포함하는 것을 특징으로 하는 지연 동기 루프.
  6. 제1항에 있어서,
    상기 전압 제어 지연부는 상기 전압 제어 신호에 따라 지연 시간이 조절되는 다수의 지연 소자로 구성된 것을 특징으로 하는 지연 동기 루프.
  7. 제6항에 있어서, 상기 지연 소자는 9개인 것을 특징으로 하는 지연 동기 루프.
  8. 제6항에 있어서, 상기 제2신호는 상기 다수의 지연 소자 중 중간 위치의 지연 소자의 출력 신호인 것을 특징으로 하는 지연 동기 루프.
  9. 제1항에 있어서,
    상기 디지털-아날로그 변환부는 제1 및 제2단자 사이에 직렬 연결되는 다수의 저항; 및
    일측이 출력 단자에 공통 연결되고 타측이 상기 저항들 사이에 각각 연결되고 상기 코드 변환된 데이터에 따라 스위칭 동작을 수행하는 다수의 스위칭 소자로 구성된 것을 특징으로 하는 지연 동기 루프.
  10. 전압 제어 신호에 따라 제1 신호의 지연 시간을 조절하여 이를 소정 지연 시간차를 가지는 제2 신호를 포함하는 다수의 지연 신호들을 생성하는 제1단계;
    상기 제1 및 제2 신호의 위상차를 검출하고 이를 상기 전압 제어 신호로서 출력하는 제2단계;
    상기 제2신호를 포함하는 다수의 지연 신호들을 이용하여 상기 제1 신호를 샘플링하는 제3단계;
    상기 제3단계에서 샘플링된 데이터를 아날로그 신호로 변환하여 상기 전압 제어 신호로서 출력하는 제4단계; 및
    상기 제3단계에서 샘플링된 데이터 값에 따라 상기 제2단계 및 상기 제4단계중 어느 하나만을 선택적으로 동작하도록 결정하는 제5단계를 포함하는 것을 특징으로 하는 지연 동기 방법.
  11. 제10항에 있어서,
    상기 제1 신호를 2 분주하는 제6단계를 더 포함하며, 상기 제3단계에서 2 분주된 상기 제1 신호를 샘플링하는 것을 특징으로 하는 지연 동기 방법.
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