KR20070067349A - Ｃｍｏｓ형 이미지 센서의 리셋 전압 클램프 회로 - Google Patents

Abstract

CMOS형 이미지 센서의 리셋 전압을 클램핑하는 클램프 회로(clamp circuit)에 있어서, 상기 CMOS형 이미지 센서의 단위 픽셀들로부터 리셋 전압을 독출하는 리셋 전압 독출부; 상기 리셋 전압 독출부로부터 인가되는 상기 리셋 전압의 변화량에 상응하여 클램핑 전압의 크기를 조절하는 클램핑 전압 생성부; 상기 리셋 전압과 상기 클램핑 전압을 비교하는 비교기; 및 상기 비교기의 출력에 응답하여 상기 리셋 전압 또는 상기 클램핑 전압을 출력 전압으로 전달하는 전송부를 포함하는 클램프 회로가 제공될 수 있다. 클램핑 전압이 하나의 값으로 고정되지 않고 단위 픽셀에서의 출력 신호의 크기에 따라 변화하여 이미지 센서의 외부 환경에 대한 출력 이미지의 왜곡이 보정된다.

이미지 센서, 클램프 회로, 리셋, 비교, 보정

Description

ＣＭＯＳ형 이미지 센서의 리셋 전압 클램프 회로{Reset voltage clamp circuit of CMOS image sensor}

도 1은 일반적인 CMOS형 이미지 센서의 단위 픽셀(unit pixel)의 등가 회로도.

도 2는 이미지 센서의 단위 픽셀에서의 출력 신호의 크기를 나타낸 도면.

도 3은 종래 리셋 전압을 제공하는 클램프 회로의 일 예의 회로도.

도 4는 본 발명의 바람직한 일 실시예에 따른 CMOS형 이미지 센서의 단위 픽셀 및 리셋 전압 클램프 회로의 회로도.

도 5는 본 발명의 바람직한 일 실시예에 따른 클램프 회로의 각 노드에서의 전압을 나타낸 그래프.

도 6은 본 발명의 바람직한 일 실시예에 따른 단위 픽셀에서의 출력 신호와, 클램프 회로에서의 출력 신호를 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

400 : 클램프 회로

405 : 리셋 전압 독출부

410 : 클램핑 전압 생성부

420 : 비교기

430 : 전송부

본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 픽셀마다 다른 리셋 전압을 가지도록 하는 이미지 센서에 관한 것이다.

이미지 센서는 광학 영상(optical image)를 전기 신호로 전환하는 소자이다. 전자-정공이 신호를 형성하여 출력부까지 전송되는 방식에 따라 전하 결합 소자(Charge Coupled Device; 이하 'CCD'라 칭함)형 이미지 센서와 시모스(Complement MOS; 이하 'CMOS'라 칭함)형 이미지 센서가 있다.

CCD형 이미지 센서와 CMOS형 이미지 센서는 공통적으로 빛을 받아들여 전기 신호로 전환하는 수광부를 가지고 있다. CCD형 이미지 센서는 전기 신호를 CCD를 통해 전달하며 마지막 단계에서 전압으로 변환을 하게 된다. 반면 CMOS형 이미지 센서는 각 픽셀에서 전압으로 신호를 변환하여 외부로 전달한다. 즉, CCD형 이미지 센서는 빛에 의해 발생한 전자를 그대로 게이트 펄스를 이용하여 출력부까지 이동시키며, CMOS형 이미지 센서는 빛에 의해 발생한 전자를 각 픽셀 내에서 전압으로 변환한 후에 픽셀 수만큼의 CMOS 스위치를 통해 출력한다.

한편, 이미지 센서는 제조 공정 상의 오프셋 전압에 의한 고정 패턴 잡음(Fixed pattern noise)이 발생한다. 이 고정 패턴 잡음을 보정하기 위해 이미지 센서는 픽셀 어레이(pixel array)의 각 픽셀에서의 리셋 전압 신호(reset voltage signal)를 읽고 데이터 전압 신호(data voltage signal)를 읽은 후 그 차를 출력하는 상관이중샘플링(Correlated Double Sampling; 이하 'CDS'라 칭함) 방법을 사용한다.

도 1은 일반적인 CMOS형 이미지 센서의 단위 픽셀(unit pixel)의 등가 회로도이다. 도 1을 참조하면, 단위 픽셀(100)은 하나의 포토 다이오드(PD)와 4개의 MOS 트랜지스터로 구성된다. 4개의 MOS 트랜지스터는 포토 다이오드(PD)에서 발생한 광전하를 플로팅 확산 노드(FD)로 운송하기 위한 전송 트랜지스터(TX; Transfer Transistor), 원하는 값으로 노드의 전위를 세팅하고 전하를 배출하여 플로팅 확산 영역(FD; Floating diffusion)을 리셋시키기 위한 리셋 트랜지스터(RX; Reset Transistor), 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하는 드라이브 트랜지스터(DX; Drive Transistor), 스위칭 역할으로 어드레싱을 할 수 있도록 하는 셀렉트 트랜지스터(SX; Select Transistor)로 구성된다.

단위 픽셀(100)로부터 픽셀 출력 신호를 획득하는 CDS 방법의 동작 원리는 다음과 같다.

초기에 전송 트랜지스터(Tx)와 리셋 트랜지스터(Rx)를 턴온(turn on)시켜 단위 픽셀(100)을 리셋시킨다. 이때, 포토 다이오드(PD)는 공핍되기 시작하여 전하 축적(carrier charging)이 이루어지고, 플로팅 확산 영역(FD)은 공급 전압(VDDP)에 비례하여 전하가 축적된다. 전송 트랜지스터(Tx), 리셋 트랜지스터(Rx), 셀렉트 트랜지스터(Sx)를 턴오프(turn off)시키고 광전하를 포토 다이오드(PD)에 모은다. 전송 트랜지스터(Tx)와 리셋 트랜지스터(Rx)를 턴오프시키고 셀렉트 트랜지스터(Sx)를 턴온시켜 단위 픽셀을 온(on) 시킨다. 드라이브 트랜지스터(Dx)의 제1 출력 전압(V1)을 측정하는 바, 이 값은 단지 플로팅 노드(FN)의 직류 전위 변화(DC level shift)를 의미한다. 그리고 전송 트랜지스터(Tx)를 턴온시켜 포토 다이오드(PD)의 모든 광전하가 플로팅 확산 영역(FD)으로 운송되도록 한다. 드라이브 트랜지스터(Dx)의 제2 출력 전압(V2)을 측정한다. 제1 및 제2 출력 신호의 차(V1-V2)는 광전하 운송의 결과이며, 이는 잡음(noise)이 제거된 순수한 픽셀 출력(전압) 신호가 된다.

잡음으로 인한 전압인 리셋 전압 즉, 제1 출력 전압(V1)을 측정하고, 잡음 성분과 이미지 정보(데이터)가 합해진 전압인 데이터 전압 즉, 제2 출력 전압(V2)을 측정한다. 그리고 제1 출력 전압(V1)과 제2 출력 전압(V2)의 차를 구하면 정확한 이미지 정보를 얻을 수 있다.

CDS 방법을 사용하여 포토 다이오드(PD)에 축적된 광전하를 읽어내는 동작을 수행하기 전에 전송 트랜지스터(Tx)와 리셋 트랜지스터(Rx)를 이용하여 포토 다이오드(PD)를 리셋시킨다. 이때 단위 픽셀(100)에서 출력되는 잡음으로 인한 전압인 제1 출력 전압(V1)은 태양광 등의 외부 환경의 강한 빛에 의해 그 전압 레벨이 적정 범위를 벗어나서 이미지 센서의 출력 화상의 왜곡이 발생되기도 한다.

도 2는 이미지 센서의 단위 픽셀(100)에서의 출력 신호의 크기를 나타낸 도 면이다. 도 2의 (a)는 약한 광원을 비춘 경우이고, 도 2의 (b)는 태양광 등의 강한 광원을 비춘 경우이다.

도 2의 (a)를 참조하면, 리셋 동작 이후의 리셋 전압인 제1 출력 전압(V1)은 A가 되고, 포토 다이오드(PD)에 축적된 광전하에 의한 데이터 전압인 제2 출력 전압(V2)는 B가 된다. 제2 출력 전압(V2)의 경우에 순수한 픽셀 전압과 잡음으로 인한 전압이 합해져 있으나 제1 출력 전압(V1)이 잡음으로 인한 전압이므로, 제2 출력 전압(V2)와 제1 출력 전압(V1) 간의 차이인 C가 순수한 픽셀 전압이 된다.

도 2의 (b)를 참조하면, 태양광 등의 강한 광원을 비춘 경우에 포토 다이오드(PD) 이외에 플로팅 확산 영역(FD)에서도 상당한 양의 광전하가 발생된다. 플로팅 확산 영역(FD) 역시 PN 접합으로 이루어져 있으므로, 플로팅 확산 영역(FD)이 강한 광원 하에서 포토 다이오드의 성질을 가지게 때문이다. 따라서, 리셋 동작 이후에 제1 출력 전압(V1')을 샘플링함에 있어서 A'까지 출력 전압을 데이터 전압(B')과 유사한 값까지 끌어내리게 되고, 제2 출력 전압(V2')과의 차이(C')가 매우 작아지게 된다. 이로 인해 출력 이미지가 검게 나오는 현상이 발생하고 이미지 센서의 품질을 떨어뜨리게 된다.

따라서, 리셋 전압 즉, 제1 출력 전압(V1)을 일정 범위 내에서 유지시키기 위해 외부에서 직접 리셋 전압을 제공하는 클램프 회로(clamp circuit)가 개발되었다.

도 3은 종래 리셋 전압을 제공하는 클램프 회로의 일 예의 회로도이다. 도 3을 참조하면, 클램프 회로(300)는 제1 내지 제3 저항(R1, R2, R3)에 의한 전압 분 배를 통해 결정되는 클램핑 전압(Vclamp)을 발생시킨다. 클램핑 전압(Vclamp)은 고정된 값으로 단위 픽셀(100)의 리셋 레벨에 따라 강제적으로 다이오드(310)가 도통됨에 따라서 클램프되어 단위 픽셀(100)의 출력단(Vout)으로 제공된다. 클램핑 전압(Vclamp)이 하나의 값으로 고정되면서 이미지 센서의 외부 환경에 대한 보정이 전혀 이루어지지 못한다. 또한, 저항 소자(R1, R2, R3)를 사용함에 따라 이미지 센서 칩(chip) 면적 상으로도 이득이 없는 문제점이 있다.

빛에 의해 영향을 받지 않는 광학적 블랙(optical black) 영역의 리셋 전압과 실제 빛이 들어오는 액티브 픽셀(active pixel) 영역의 리셋 전압을 비교하여 큰 값을 최종 CDS 회로에서 취하는 방법이 있다. 하지만, 광학적 블랙 영역이라고 해도 빛의 난반사로 인해 완전한 빛의 차단이 어려우며, 광학적 블랙 영역의 크기와 공정에 따라서 리셋 전압이 여러 가지 값을 가지게 되므로 이상적인 값을 취하기가 어렵다. 또한, 광학적 블랙 영역의 리셋 전압을 각 열마다 들어가는 클램프 회로가 참조하기 위해서는 기생 커패시터에 의한 로딩 효과를 최소화하도록 하는 레이아웃 배치 설계가 복잡해지는 문제점이 있다.

따라서, 본 발명은 클램핑 전압이 하나의 값으로 고정되지 않고 단위 픽셀에서의 출력 신호의 크기에 따라 변화하여 이미지 센서의 외부 환경에 대한 출력 이미지의 왜곡이 보정되는 클램프 회로를 제공한다.

또한, 본 발명은 저항 소자를 사용하지 않음으로써 이미지 센서의 칩 면적에 있어서 이득을 볼 수 있는 클램프 회로를 제공한다.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.

상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, CMOS형 이미지 센서의 리셋 전압을 클램핑하는 클램프 회로(clamp circuit)에 있어서, 상기 CMOS형 이미지 센서의 단위 픽셀들로부터 리셋 전압을 독출하는 리셋 전압 독출부; 상기 리셋 전압 독출부로부터 인가되는 상기 리셋 전압의 변화량에 상응하여 클램핑 전압의 크기를 조절하는 클램핑 전압 생성부; 상기 리셋 전압과 상기 클램핑 전압을 비교하는 비교기; 및 상기 비교기의 출력에 응답하여 상기 리셋 전압 또는 상기 클램핑 전압을 출력 전압으로 전달하는 전송부를 포함하는 클램프 회로가 제공될 수 있다.

바람직하게는, 상기 클램핑 전압 생성부는 인가된 전압이 소정 전압 이하인 경우에 턴온되는 입력 트랜지스터; 상기 입력 트랜지스터가 턴온되어 인가되는 제1 전류에 비례하는 제2 전류를 생성하는 전류 미러; 및 상기 제2 전류를 상기 클램핑 전압으로 변환하는 전류-전압 변환기를 포함할 수 있다.

여기서, 상기 입력 트랜지스터는 P형 트랜지스터이고, 게이트 단자는 상기 리셋 전압 독출부로부터 상기 리셋 전압이 인가되고, 제1 단자는 전원 전압부와 연결되고, 제2 단자는 상기 전류 미러와 연결될 수 있다.

그리고 상기 전류 미러는 게이트 단자와 제3 단자가 연결되고, 상기 제3 단자는 상기 제2 단자와 연결되며, 제4 단자는 그라운드와 연결되는 제1 미러 트랜지스터; 및 게이트 단자는 상기 제1 미러 트랜지스터의 게이트 단자와 연결되고, 제5 단자는 상기 전류-전압 변환기와 연결되며, 제6 단자는 그라운드와 연결되는 제2 미러 트랜지스터를 포함할 수 있다.

또한, 상기 전송부는 상기 클램핑 전압이 상기 리셋 전압 이상인 경우 상기 클램핑 전압을 상기 출력 전압으로 전달하고, 상기 클램핑 전압이 상기 리셋 전압 미만인 경우 상기 리셋 전압을 상기 출력 전압으로 전달할 수 있다.

여기서, 상기 비교기는 포지티브(+) 입력 단자가 상기 클램핑 전압 생성부에 연결되고, 네거티브(-) 입력 단자가 상기 리셋 전압 독출부에 연결되며, 상기 포지티브 입력 단자에 입력된 전압이 상기 네거티브 입력 단자에 입력된 전압 이상인 경우에 하이(high) 신호를 출력 단자로 출력하고, 미만인 경우에 로우(low) 신호를 상기 출력 단자로 출력할 수 있다.

그리고 상기 전송부는 상기 클램핑 전압을 출력 전압으로 전달하는 제1 스위치; 및 상기 리셋 전압을 출력 전압으로 전달하는 제2 스위치를 포함할 수 있다. 상기 제1 스위치는 게이트 단자가 상기 비교기의 출력 단자에 연결되고 제1 단자는 상기 클램핑 전압 생성부로부터 상기 클램핑 전압을 인가받는 트랜지스터이고, 상기 제2 스위치는 게이트 단자가 인버터를 통해 상기 비교기의 출력 단자에 연결되고 제2 단자는 상기 리셋 전압 독출부로부터 상기 리셋 전압을 인가받는 트랜지스터이다.

또한, 상기 이미지 센서는 m×n개의 상기 단위 픽셀로 구성되는 픽셀 어레이-여기서, m은 행의 수이고, n은 열의 수이며, m, n은 자연수임-를 포함하되, 상기 픽셀 어레이의 행 또는 열 별로 하나씩 구비될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 CMOS형 이미지 센서의 리셋 전압 클램프 회로의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 동일 또는 유사한 개체를 순차적으로 구분하기 위한 식별기호에 불과하다.

도 4는 본 발명의 바람직한 일 실시예에 따른 CMOS형 이미지 센서의 단위 픽셀 및 리셋 전압 클램프 회로의 회로도이다.

도 4를 참조하면, 클램프 회로(400)는 단위 픽셀(100)의 셀렉트 트랜지스터(Sx)에 연결된다. 단위 픽셀(100)의 셀렉트 트랜지스터(Sx)는 앞서 설명한 바와 같이 단위 픽셀(100)의 리셋 전압(Vreset)과 데이터 전압(Vdata)을 일정 간격을 두고 제공한다.

클램프 회로(400)는 리셋 전압 독출부(405), 클램핑 전압 생성부(410), 비교기(420) 및 전송부(430)를 포함한다.

리셋 전압 독출부(405)는 단위 픽셀(100)의 셀렉트 트랜지스터(Sx)의 소스 (source) 단자로 출력되는 리셋 전압을 독출한다. 리셋 전압 독출부(405)는 제1 스위치(510)로 구성되며, 데이터 전압을 독출하기 위한 제2 스위치(520)와는 대응된다. 리셋 전압이 출력될 때는 제1 CDS 스위치(510)가 온 되며, 데이터 전압이 출력될 때는 제2 CDS 스위치(520)가 온 된다. 제1 CDS 스위치(510) 및 제2 CDS 스위치(520)는 동시에 온 되지 않으며, 항상 교번하여 온 되는 것이 바람직하다.

클램핑 전압 생성부(410)는 리셋 전압 독출부(410)가 독출한 리셋 전압을 인가받고, 리셋 전압의 변화량에 상응하여 클램핑 전압의 크기를 조절한다. 이미지 센서에 태양광 같은 강한 광원을 비춘 경우에 도 2의 (b)에 도시된 바와 같이 리셋 전압이 너무 낮아지는 것을 방지하기 위해, 리셋 전압이 소정 전압 이하로 낮아지는 경우에 리셋 전압의 감소량에 비례하여 크기가 증가하는 클램핑 전압을 새로운 리셋 전압으로 사용한다.

클램핑 전압 생성부(410)는 입력 트랜지스터(412), 전류 미러(414) 및 전류-전압 변환기(416)를 포함한다.

입력 트랜지스터(412)는 P형 트랜지스터로 구성된다. 게이트 단자로 리셋 전압이 인가되며, 소스 단자(또는 제1 단자)는 전원 전압 인가부(VDDA)와 연결되어 있다. 리셋 전압이 전원 전압과 입력 트랜지스터(412)의 문턱 전압의 차보다 작아지게 되면 입력 트랜지스터(412)는 턴온 되고, 드레인 단자로 제1 전류(I1)가 흐른다.

전류 미러(414)는 제1 전류(I1)에 비례하는 제2 전류(I2)를 생성한다. 게이트 단자와 소스 단자가 연결되고, 드레인 단자를 통해 제1 전류(I1)를 인가받으며, 소스 단자는 그라운드(ground)에 연결된 제1 미러 트랜지스터(414a)와, 게이트 단자는 제1 미러 트랜지스터(414a)의 게이트 단자에 연결되고, 드레인 단자를 통해 제2 전류(I2)를 전달하며, 드레인 단자는 그라운드에 연결된 제2 미러 트랜지스터(414b)로 구성된다.

전류-전압 변환기(I-V AMP; 416)는 입력 단자가 제2 미러 트랜지스터(414b)의 드레인 단자에 연결되어 제2 전류(I2)를 인가받는다. 그리고 전류를 전압으로 변환하는 특성에 따라 제2 전류(I2)가 변환된 클램핑 전압(Vclamp)을 생성하여 출력한다. 전류-전압 변환기(416)는 구조가 복잡하지 않으며 칩 상에서 구현이 쉬운 선형 전류-전압 증폭기인 것이 바람직하다.

리셋 전압과 제1 전류(I1)는 리셋 전압이 감소함에 따라 제1 전류(I1)는 증가하는 관계에 있다. 그리고 제1 전류(I1), 제2 전류(I2) 및 클램핑 전압은 각각 크기가 증가하면 비례하여 그 크기가 증가하는 관계에 있다. 따라서, 리셋 전압과 클램핑 전압은 리셋 전압이 감소하면 클램핑 전압이 증가하고 리셋 전압이 증가하면 클램핑 전압이 감소하는 관계에 있게 된다.

비교기(420)는 리셋 전압과 클램핑 전압을 비교한다. 리셋 전압은 리셋 전압 독출부(405)로부터 인가받고, 클램핑 전압은 클램핑 전압 생성부(410)로부터 인가받는다. 비교기(420)는 포지티브(positive; +) 입력 단자와 네거티브(negative; -) 입력 단자를 가지고 있다. 포지티브 입력 단자는 클램핑 전압 생성부(410)와 연결되어 클램핑 전압이 인가되고 네거티브 입력 단자는 리셋 전압 독출부(405)와 연결되어 리셋 전압이 인가된다.

비교기(420)는 포지티브 입력 단자에 입력되는 제1 전압과 네거티브 입력 단자에 입력되는 제2 전압을 비교하여 하이(high) 또는 로우(low) 신호를 출력 단자로 출력한다. 예를 들어, 제1 전압의 크기가 제2 전압의 크기 이상인 경우에는 하이 신호를, 제1 전압의 크기가 제2 전압의 크기 미만인 경우에는 로우 신호를 출력하게 할 수 있다. 또는 그 반대의 경우도 가능함은 물론이다.

본 실시예에서는 전자의 예를 이용하기로 한다. 즉, 포지티브 입력 단자에 인가된 클램핑 전압의 전압이 네거티브 입력 단자에 인가된 리셋 전압의 크기 이상인 경우에는 하이 신호가 출력되고, 클램핑 전압의 크기가 리셋 전압의 크기 미만인 경우에는 로우 신호로 출력된다.

전송부(430)는 비교기(420)의 출력에 응답하여 리셋 전압 또는 클램핑 전압을 출력 전압으로 CDS 회로의 제1 커패시터(Creset; 515)에 전달한다. 전송부(430)는 리셋 전압과 클램핑 전압 중 크기가 큰 전압을 출력 전압으로 전달하는 것이 바람직하다. 따라서, 본 실시예에서는 비교기(420)로부터 하이 신호가 인가될 때 클램핑 전압을 출력 전압으로, 로우 신호가 인가될 때 리셋 전압을 출력 전압으로 전송한다.

비교기(420)는 클램핑 전압을 출력 전압으로 전달하는 제1 스위치(432)와, 리셋 전압을 출력 전압으로 전달하는 제2 스위치(434)로 구성된다. 제1 스위치(432)는 게이트 단자가 비교기(420)의 출력 단자에 연결되고 드레인 단자가 클램핑 전압 생성부(410)에 연결되어 클램핑 전압을 인가받는다. 제2 스위치(434)는 게이트 단자가 인버터를 통해서 비교기(420)의 출력 단자에 연결되고 드레인 단자가 리 셋 전압 독출부(405)에 연결되어 리셋 전압을 인가받는다. 따라서, 비교기(420)의 출력 신호가 하이 신호인 경우에는 제1 스위치(432)가 턴온되어 클램핑 전압을 출력 전압으로 전송하고, 로우 신호인 경우에는 제2 스위치(434)가 턴온되어 리셋 전압을 출력 전압으로 전송한다.

비교기(420)에서의 입력 전압 간의 비교와 출력 신호 간의 관계에 따라 해당 기술 분야에서 통상의 지식을 가진 자가 본 발명의 사상 내에서 전송부(430)를 변경할 수 있음은 물론이다.

CDS 회로는 클램프 회로(400)와 제1 커패시터(515), 제2 CDS 스위치(520)와 제2 커패시터(Cdata; 525)를 포함한다.

클램프 회로(400)를 통해 출력되는 전압을 제1 커패시터(515)에 축적한다. 그리고 단위 픽셀(100)로부터 데이터 전압(Vdata)이 출력될 때 제2 CDS 스위치(520)가 턴온되어 제2 커패시터(525)에 데이터 전압이 축적된다.

제1 커패시터(515)에 축적된 전압과 제2 커패시터(525)에 축적된 전압을 각각 샘플링하여 그 차이를 구하면, 앞서 설명한 바와 같이 순수한 픽셀 전압이 구해진다. 본 발명에서는 제1 커패시터(515)에 축적되는 전압이 리셋 전압 또는 클램핑 전압이 되어 소정 전압 이하로는 낮아지지 않으므로, 이미지 센서에서의 출력 화상의 왜곡이 줄어든다. 그리고 태양광 같은 강한 광원을 비춘 경우에 빛에 비례하는 클램핑 전압이 제1 커패시터(515)에 축적되어 샘플링되고 CDS 회로에 사용됨으로써 화면이 검게 되는 현상이 극복된다.

도 5는 본 발명의 바람직한 일 실시예에 따른 클램프 회로(400)의 각 노드에서의 전압을 나타낸 그래프이고, 도 6은 본 발명의 바람직한 일 실시예에 따른 단위 픽셀(100)에서의 출력 신호와, 클램프 회로(400)에서의 출력 신호를 나타낸 도면이다.

도 5를 참조하면, 리셋 전압 독출부(405)가 단위 픽셀(100)로부터 독출하는 리셋 전압(Vreset)의 크기(610), 클램핑 전압 생성부(410)에서 생성된 클램핑 전압(Vclamp)의 크기(620) 및 전송부(430)에서 최종적으로 출력되는 출력 전압(Vout)의 크기(630)를 도시하고 있다.

리셋 전압의 크기(610)가 커짐에 따라 클램핑 전압의 크기(620)는 작아짐을 확인할 수 있다. D 부분에서 리셋 전압과 클램핑 전압은 그 크기가 같아진다. 따라서, D 부분에서의 전압의 크기를 기준으로 하여 출력 전압(630)은 리셋 전압 또는 클램핑 전압 중에서 크기가 큰 전압을 따르게 된다. 본 실시예에서 클램프 회로(400)의 출력 전압은 D 부분의 전압 크기 이상이 된다.

도 6을 참조하면, 이미지 센서의 단위 픽셀(100)의 출력 신호는 리셋 전압이 A''부분까지 낮아진다. 하지만, 상술한 바와 같이 클램프 회로(400)를 통해 리셋 전압이 일정 전압(본 실시예에서는 D 부분, V1'') 이하가 되면 리셋 전압 대신에 클램핑 전압이 출력됨으로 인해 추후 데이터 전압(B''부분)과의 차이가 일정 수준(C''부분) 유지되어 태양광 같은 강한 광원을 비춘 경우에 화면이 검게 되는 현상이 극복된다.

본 발명에 따른 클램프 회로(400)는 이미지 센서가 m×n개의 단위 픽셀(100) 로 구성되는 픽셀 어레이를 포함한다고 가정할 때, 픽셀 어레이의 행 또는 열 별로 하나씩 구비될 수 있다. 여기서, m은 행의 수이고, n은 열의 수이며, m, n은 자연수이다. 이는 이미지 센서의 픽셀 어레이의 스캔 방식에 따라 결정된다.

본 발명에 따른 클램프 회로(400)는 이미지 센서를 구현하는 칩 상에서 함께 구현되어 원칩(one chip)화 될 수 있다.

상술한 바와 같이, 본 발명에 따른 클램프 회로는 클램핑 전압이 하나의 값으로 고정되지 않고 단위 픽셀에서의 출력 신호의 크기에 따라 변화하여 이미지 센서의 외부 환경에 대한 출력 이미지의 왜곡이 보정된다.

또한, 저항 소자를 사용하지 않음으로써 이미지 센서의 칩 면적에 있어서 이득을 볼 수 있다.

또한, 외부 환경에 따라 단위 픽셀마다의 리셋 전압의 분포를 자체적으로 추적하여 각 단위 픽셀마다 광량에 따라 다른 또는 광량에 직접 비례하는 리셋 레벨을 가질 수 있다.

또한, 공정에 민감한 이미지 센서의 특성상 공정에 따른 리셋 전압의 분포를 충분히 보정할 수 있으므로 자연스러운 이미지의 구현이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

1. CMOS형 이미지 센서의 리셋 전압을 클램핑하는 클램프 회로(clamp circuit)에 있어서,

   상기 CMOS형 이미지 센서의 단위 픽셀들로부터 리셋 전압을 독출하는 리셋 전압 독출부;

   상기 리셋 전압 독출부로부터 인가되는 상기 리셋 전압의 변화량에 상응하여 클램핑 전압의 크기를 조절하는 클램핑 전압 생성부;

   상기 리셋 전압과 상기 클램핑 전압을 비교하는 비교기; 및

   상기 비교기의 출력에 응답하여 상기 리셋 전압 또는 상기 클램핑 전압을 출력 전압으로 전달하는 전송부를 포함하는 클램프 회로.
2. 제1항에 있어서,

   상기 클램핑 전압 생성부는

   인가된 전압이 소정 전압 이하인 경우에 턴온되는 입력 트랜지스터;

   상기 입력 트랜지스터가 턴온되어 인가되는 제1 전류에 비례하는 제2 전류를 생성하는 전류 미러; 및

   상기 제2 전류를 상기 클램핑 전압으로 변환하는 전류-전압 변환기를 포함하는 클램프 회로.
3. 제2항에 있어서,

   상기 입력 트랜지스터는 P형 트랜지스터이고,

   게이트 단자는 상기 리셋 전압 독출부로부터 상기 리셋 전압이 인가되고, 제1 단자는 전원 전압부와 연결되고, 제2 단자는 상기 전류 미러와 연결되는 클램프 회로.
4. 제3항에 있어서,

   상기 전류 미러는

   게이트 단자와 제3 단자가 연결되고, 상기 제3 단자는 상기 제2 단자와 연결되며, 제4 단자는 그라운드와 연결되는 제1 미러 트랜지스터; 및

   게이트 단자는 상기 제1 미러 트랜지스터의 게이트 단자와 연결되고, 제5 단자는 상기 전류-전압 변환기와 연결되며, 제6 단자는 그라운드와 연결되는 제2 미러 트랜지스터를 포함하는 클램프 회로.
5. 제1항에 있어서,

   상기 전송부는 상기 클램핑 전압이 상기 리셋 전압 이상인 경우 상기 클램핑 전압을 상기 출력 전압으로 전달하고, 상기 클램핑 전압이 상기 리셋 전압 미만인 경우 상기 리셋 전압을 상기 출력 전압으로 전달하는 클램프 회로.
6. 제5항에 있어서,

   상기 비교기는 포지티브(+) 입력 단자가 상기 클램핑 전압 생성부에 연결되고, 네거티브(-) 입력 단자가 상기 리셋 전압 독출부에 연결되며, 상기 포지티브 입력 단자에 입력된 전압이 상기 네거티브 입력 단자에 입력된 전압 이상인 경우에 하이(high) 신호를 출력 단자로 출력하고, 미만인 경우에 로우(low) 신호를 상기 출력 단자로 출력하는 클램프 회로.
7. 제6항에 있어서,

   상기 전송부는

   상기 클램핑 전압을 출력 전압으로 전달하는 제1 스위치; 및

   상기 리셋 전압을 출력 전압으로 전달하는 제2 스위치를 포함하는 클램프 회로.
8. 제7항에 있어서,

   상기 제1 스위치는 게이트 단자가 상기 비교기의 출력 단자에 연결되고 제1 단자는 상기 클램핑 전압 생성부로부터 상기 클램핑 전압을 인가받는 트랜지스터이고,

   상기 제2 스위치는 게이트 단자가 인버터를 통해 상기 비교기의 출력 단자에 연결되고 제2 단자는 상기 리셋 전압 독출부로부터 상기 리셋 전압을 인가받는 트랜지스터인 클램프 회로.
9. 제1항에 있어서,

   상기 이미지 센서는 m×n개의 상기 단위 픽셀로 구성되는 픽셀 어레이-여기서, m은 행의 수이고, n은 열의 수이며, m, n은 자연수임-를 포함하되,

   상기 픽셀 어레이의 행 또는 열 별로 하나씩 구비되는 클램프 회로.

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