KR20070065598A - 게이트 구동회로 및 이의 리페어방법 - Google Patents
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Abstract
본 발명은 스테이지의 불량을 복구할 수 있는 게이트 구동회로 및 이의 리페어방법에 관한 것으로, 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레지스터; 상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터; 외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부; 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인; 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인; 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인; 및, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하여 구성되는 것이다.
액정표시장치, 게이트 구동회로, 쉬프트 레지스터, 리페어 라인
Description
도 1은 종래의 게이트 구동회로를 나타낸 도면
도 2는 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면
도 3은 도 2의 신호증폭부에 접속된 신호감쇄부를 나타낸 도면
도 4는 도 2의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
＊도면의 주요부에 대한 부호 설명
ST201_L 내지 ST20n_L : 제 1 내지 제 n 스테이지
ST201_R 내지 ST20n_R : 제 1 내지 제 n 스테이지
ST20n+1_L : 더미 스테이지 ST20n+1_R : 더미 스테이지
SR_L : 제 1 쉬프트 레지스터 SR_R : 제 2 쉬프트 레지스터
270 : 신호 증폭부
CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스
GL1 내지 GLn : 제 1 내지 제 n 게이트 라인
241a 내지 241c : 제 1 내지 제 3 출력라인
200 : 표시부 222a_L : 제 1 리페어 라인
222b_L : 제 2 리페어 라인 222a_R : 제 3 리페어 라인
222b_R : 제 4 리페어 라인 Vst : 스타트 펄스
본 발명은 게이트 구동회로에 관한 것으로, 특히 스테이지의 불량을 복구할 수 있는 게이트 구동회로 및 이의 리페어방법에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이 버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 게이트 구동회로를 구비한다. 일반적으로 상기 게이트 구동회로는 쉬프트 레지스터를 구비한다.
이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 게이트 구동회로를 나타낸 도면이다.
종래의 게이트 구동회로는, 도 1에 도시된 바와 같이, 표시부(100)에 구비된 게이트 라인들(GL1 내지 GLn)의 일단에 접속된 제 1 쉬프트 레지스터(SR_L)와, 상기 게이트 라인들(GL1 내지 GLn)의 타단에 접속된 제 2 쉬프트 레지스터(SR_R)를 포함한다.
여기서, 상기 제 1 쉬프트 레지스터(SR_L)는, 서로 종속적으로 연결된 다수의 스테이지(ST101_L 내지 ST10n+1_L)를 포함한다. 더미 스테이지(ST101n+1_L)를 제외한 나머지 스테이지(ST101_L 내지 ST10n_L)는 차례로 스캔펄스를 출력하여 표시부(100)에 구비된 게이트 라인들(GL1 내지 GLn)에 공급한다.
한편, 각 스테이지(ST101_L 내지 ST10n+1_L)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블되고, 다음단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다.
이와 같은 동작을 위해 각 스테이지(ST101_L 내지 ST10n_L)는 3개의 출력라인(141a_L, 141b_L, 141c_L)을 갖는다.
즉, 각 제 1 출력라인(141a_L)은 해당 스테이지와 해당 게이트 라인간을 전기적으로 연결하며, 각 제 2 출력라인(141b_L)은 상기 제 1 출력라인(141a_L)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 제 3 출력라인(141c_L)은 상기 제 1 출력라인(141a_L)과 이전단 스테이지간을 전기적으로 연결한다.
그리고, 제 2 쉬프트 레지스터(SR_R)도, 상기 제 1 쉬프트 레지스터(SR_L)와 동일한 구성을 갖는다.
한편, 상기 제 1 및 제 2 쉬프트 레지스터(SR_L, SR_R)에 구비된 스테이지들(ST101_L 내지 ST10n+1_L, ST101_R 내지 ST10n+1_R) 중 어느 하나에 불량이 발생하 여 동작불능 일 때, 상기 동작불능 상태인 스테이지의 후단에 위치한 모든 스테이지들은 출력을 발생할 수 없게 된다.
예를들어, 도 1에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR_L)에 구비된 제 3 스테이지(ST103_L)에 불량이 발생하여 상기 제 3 스테이지(ST103_L)가 동작불능인 경우 상기 제 3 스테이지(ST103_L)로부터는 스캔펄스가 출력되지 않는다.
여기서, 이 제 3 스테이지(ST103_L)의 바로 후단에 위치한 제 4 스테이지(ST104_L)는 상기 제 3 스테이지(ST103_L)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 3 스테이지(ST103_L)가 동작불능 상태가 되면 상기 제 4 스테이지(ST104_L)는 인에이블되지 못한다. 따라서, 상기 제 4 스테이지(ST104_L)도 스캔펄스를 출력할 수 없다.
또한, 상기 제 4 스테이지(ST104_L)의 바로 후단에 위치한 제 5 스테이지는 상기 제 4 스테이지(ST104_L)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 4 스테이지(ST104_L)가 스캔펄스를 출력하지 못하므로 상기 제 5 스테이지도 인에이블되지 못한다.
이와 같은 원리로, 나머지 제 6 스테이지부터 제 n 스테이지(ST10n_L)도 전부 스캔펄스를 출력할 수 없게 된다.
따라서, 상기 불량이 발생한 제 3 스테이지(ST103_L)부터 제 n 스테이지(ST10n_L)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)이 구동되지 못한다.
물론, 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(ST401_R 내지 ST40n+1_R)은 모두 정상적으로 동작할 경우, 상기 제 2 쉬프트 레지스터(SR2)의 각 스테이지(ST401_R 내지 ST40n_R)로부터 출력된 스캔펄스가 각 게이트 라인(GL1 내지 GLn)에 정상적으로 공급된다. 즉, 상기 게이트 라인들(GL1 내지 GLn)은 모두 구동된다.
그러나, 상기 제 1 및 제 2 게이트 라인(GL1, GL2)은 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)로부터의 스캔펄스를 공급받지만, 상기 제 3 게이트 라인(GL3)부터 제 n 게이트 라인(GLn)은 제 2 쉬프트 레지스터(SR2)로부터의 스캔펄스만을 공급받기 때문에, 제 1 및 제 2 게이트 라인(GL1, GL2)과 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)간은 충전 속도에서 편차를 나타낸다. 따라서, 제 1 및 제 2 게이트 라인(GL1, GL2)들에 접속된 화소셀들과 상기 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)에 접속된 화소셀들간에 휘도편차가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 정상 구동하는 스테이지로부터 출력된 스캔펄스를 증폭시키고, 이 증폭된 스캔펄스를 동작불능 상태인 스테이지가 접속된 게이트 라인의 양측에 공급함으로써 동작불능 상태의 스테이지를 복구할 수 게이트 구동회로 및 이의 리페어방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레 지스터; 상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터; 외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부; 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인; 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인; 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인; 및, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 제 1 쉬프트 레지스터는 상기 각 제 1 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 한다.
n(n은 자연수) 번째 제 1 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 n 번째 도전성 라인에 접속됨을 특징으로 한다.
n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 한다.
상기 제 3 출력라인은 n-1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 한다.
n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 4 출력라인을 더 포함하여 구성됨을 특징으로 한다.
상기 제 4 출력라인은 n+1 번째 스테이지와, n 번째 스테이지에 접속된 제 1 출력라인간을 연결하는 것을 특징으로 한다.
상기 제 2 쉬프트 레지스터는 상기 각 제 2 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 한다.
n(n은 자연수) 번째 제 2 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 n 번째 도전성 라인에 접속됨을 특징으로 한다.
n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 한다.
상기 제 3 출력라인은 n-1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 한다.
n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 4 출력라인을 더 포함하여 구성됨을 특징으로 한다.
상기 제 4 출력라인은 n+1 번째 스테이지와, n 번째 스테이지에 접속된 제 1 출력라인간을 연결하는 것을 특징으로 한다.
상기 제 1 및 제 3 리페어 라인의 일단은 서로 연결되어 상기 신호증폭부의 입력단자에 공통으로 접속된 것을 특징으로 한다.
상기 제 1 및 제 3 리페어 라인의 일단과 상기 신호증폭부의 입력단자 사이에 접속되는 신호감쇄부를 더 포함하여 구성됨을 특징으로 한다.
상기 제 2 및 제 4 리페어 라인의 일단은 서로 연결되어 상기 신호증폭부의 출력단자에 공통으로 접속된 것을 특징으로 한다.
임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 1 교점이 연결되고; 임의의 제 2 출력라인과 상기 제 3 리페어 라인간의 제 2 교점이 연결되고; 상기 임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점이 연결되고; 그리고, 상기 제 2 교점과 상기 제 3 교점 사이에 위치한 상기 제 2 출력라인의 일부분이 단선된 것을 특징으로 한다.
상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 한다.
임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 1 교점이 연결되고;임의의 제 2 출력라인과 상기 제 3 리페어 라인간의 제 2 교점이 연결되고; 상기 임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점이 연결되고; 상기 제 2 교점과 상기 제 3 교점 사이에 위치한 상기 제 2 출력라인의 일부분이 단선되고; 그리고, 상기 제 1 쉬프트 레지스터에 구비된 임의의 스테이지가 상기 제 1 출력라인과 전기적으로 분리된 것을 특징으로 한다.
상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레지스터와, 상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터와, 외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부와, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인과, 상기 신호증폭 부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인과, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인과, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하는 게이트 구동회로의 리페어방법에 있어서, 임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 1 교점을 연결하는 단계; 임의의 제 2 출력라인과 상기 제 3 리페어 라인간의 제 2 교점을 연결하는 단계: 상기 임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점이 연결하는 단계; 상기 제 2 교점과 상기 제 3 교점 사이에 위치한 상기 제 2 출력라인의 일부분을 단선시키는 단계; 및, 상기 제 1 쉬프트 레지스터에 구비된 임의의 스테이지와 상기 제 1 출력라인간을 전기적으로 분리시키는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레지스터와, 상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터와, 외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부와, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인과, 상기 신호증폭 부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인과, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인과, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하는 게이트 구동회로의 리페어방법에 있어서, 임의의 제 1 출력라인과 상기 제 1 리페어 라인간의 제 1 교점을 연결하는 단계; 상기 임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 2 교점이 연결하는 단계; 임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점이 연결하는 단계; 상기 제 1 교점과 상기 제 2 교점 사이에 위치한 상기 제 1 출력라인의 일부분을 단선시키는 단계; 및, 상기 제 2 쉬프트 레지스터에 구비된 임의의 스테이지와 상기 제 2 출력라인간을 전기적으로 분리시키는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 실시예에 따른 게이트 구동회로는, 도 2에 도시된 바와 같이, 다수의 제 1 출력라인들(241a_L)을 갖는 제 1 및 제 2 쉬프트 레지스터(SR_R)와, 상기 제 1 쉬프트 레지스터(SR_L)의 제 1 출력라인들에 교차하도록 배열된 제 1 및 제 2 리페어 라인과, 상기 제 2 쉬프트 레지스터(SR_R)의 제 1 출력라인들에 교차하도록 배열된 제 3 및 제 4 리페어 라인을 포함한다.
여기서, 상기 제 1 쉬프트 레지스터(SR_L)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
상기 제 1 쉬프트 레지스터(SR_L)는 상기 제 1 출력라인들을 통해 표시부에 구비된 게이트 라인들의 일단에 접속된다.
상기 쉬프트 레지스터(SR)는 제 1 내지 제 n 스테이지(ST201_L 내지 ST20n_L), 그리고 더미 스테이지(ST20n+1_L)를 구비한다. 상기 각 스테이지(ST201_L 내지 ST20n+1_L)는 제 1 스테이지(ST201_L)부터 더미 스테이지(ST20n+1_L) 순서로 차례로 스캔펄스를 출력하여 액정패널의 표시부(200)에 공급한다. 여기서, 상기 더미 스테이지(ST20n+1_L)를 제외한 제 1 내지 제 n 스테이지(ST201_L 내지 ST20n_L)는 자신으로부터 출력된 스캔펄스를 상기 표시부(200)에 구비된 해당 게이트 라인에 공급한다. 따라서, 상기 각 게이트 라인(GL1 내지 GLn)은 제 1 게이트 라인(GL1)부터 제 n 게이트 라인(GLn) 순서로 차례로 구동된다.
이와 같은 스테이지들(ST201_L 내지 ST20n+1_L)은 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 그리고, 인에이블된 각 스테이지(ST201_L 내지 ST20n+1_L)는 위상차를 갖는 적어도 2종의 클럭펄스들 중 어느 하나를 입력받아 이를 해당 게이트 라인에 스캔펄스로서 공급한다. 반대로, 디스에이블된 각 스테이지(ST201_L 내지 ST20n+1_L)는 오프 전압원을 출력하고 이를 해당 게이트 라인에 공급함으로써, 상기 해당 게이트 라인을 비활성화시킨다.
예를들어, 제 2 스테이지(ST202_L)는 제 1 스테이지(ST201_L)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 제 3 스테이지(ST203_L)로부터의 제 3 스캔펄스에 응답하여 디스에이블된다. 이 인에이블된 제 2 스테이지(ST202_L)는 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 게이트 라인(GL2)에 제 2 스캔펄스로서 공급한다.
이와 같은 동작을 위해, 상기 제 1 스테이지(ST201_L) 및 더미 스테이지(ST20n+1_L)를 제외한 각 스테이지(ST202_L 내지 ST20n_L)는 제 1 내지 제 3 출력라인(241a_L 내지 241c_L)을 갖는다.
즉, 각 제 1 출력라인(241a_L)은 해당 스테이지와 해당 게이트 라인간을 전기적으로 연결하며, 각 제 2 출력라인(241b_L)은 상기 제 1 출력라인(241a_L)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 제 3 출력라인(241c_L)은 상기 제 1 출력라인(241a_L)과 이전단 스테이지간을 전기적으로 연결한다.
예를들어, 제 2 스테이지(ST202_L)의 제 1 출력라인(241a_L)은 상기 제 2 스테이지(ST202_L)와 제 1 게이트 라인(GL1)간을 전기적으로 접속시키고, 상기 제 2 스테이지(ST202_L)의 제 2 출력라인(241b_L)은 상기 제 2 스테이지(ST202_L)의 제 1 출력라인(241a_L)과 제 3 스테이지(ST203_L)간을 전기적으로 접속시키며, 상기 제 2 스테이지(ST202_L)의 제 3 출력라인(241c_L)은 상기 제 2 스테이지(ST202_L)의 제 1 출력라인(241a_L)과 제 1 스테이지(ST201_L)간을 전기적으로 접속시킨다.
여기서, 상기 제 1 스테이지(ST201_L)의 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST201_L)는 제 1 및 제 2 출력라인(241a_L, 241b_L)을 갖는다. 즉, 상기 제 1 스테이지는 제 3 출력라인(241c_L)을 갖지 않는다.
그리고, 상기 더미 스테이지(ST20n+1_L)의 후단에는 스테이지가 존재하지 않기 때문에, 또한, 상술한 바와 같이 상기 더미 스테이지(ST20n+1_L)는 게이트 라인에 스캔펄스를 공급하지 않기 때문에, 상기 더미 스테이지(ST20n+1_L)는 제 3 출력라인(241c_L)을 갖는다. 즉, 상기 더미 스테이지(ST20n+1_L)는 제 1 및 제 2 출력라인(241a_L, 241b_L)을 갖지 않는다.
한편, 도면에 도시하지 않았지만, 각 스테이지(ST201_L 내지 ST20n_L)는 상술한 클럭펄스들 중 어느 하나를 공급받아 디스에이블될 수 도 있는데, 이와 같은 경우 각 스테이지(ST201_L 내지 ST20n_L)는 제 1 및 제 2 출력라인(241b_L)만을 갖게 된다. 즉, 각 스테이지(ST201_L 내지 ST20n_L)는 제 3 출력라인(241c_L)을 가질 필요가 없다. 따라서, 이와 같은 경우, 제 1 쉬프트 레지스터(SR_L)는 더미 스테이지(ST20n+1_L)를 갖지 않으며, 또한 이 제 1 쉬프트 레지스터(SR_L)에 구비된 제 n 스테이지(ST20n_L)는 제 1 출력라인(241a_L)만을 갖게 된다.
그리고, 제 2 쉬프트 레지스터(SR_R)도, 상술한 제 1 쉬프트 레지스터(SR_L)와 동일한 구성을 갖는다.
단, 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 각 스테이지(ST201_R 내지 ST20n_R)는 상기 게이트 라인들(GL1 내지 GLn)의 타단에 접속된다. 따라서, 상기 각 스테이지(ST201_R 내지 ST20n_R)의 제 1 출력라인들(241a_R)도 상기 게이트 라인들(GL1 내지 GLn)의 타단에 접속된다.
이와 같은 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 스테이지들(ST401_L 내지 ST40n_n)은 순차적으로 스캔펄스를 출력하여 각 게이트 라인(GL1 내지 GLn)을 순차적으로 구동시키고, 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 스테이지들(ST401_R 내지 ST40n_R)도 순차적으로 스캔펄스를 출력하여 각 게이트 라인(GL1 내지 GLn)을 순차적으로 구동시킨다. 이때, 동일한 게이트 라인에 접속된 한 쌍의 스테이지는 동일한 시점에 스캔펄스를 출력하여 상기 게이트 라인을 구동시킨다.
예를들어, 제 1 쉬프트 레지스터(SR_L)의 제 1 스테이지(ST401_L)와 제 2 쉬프트 레지스터(SR_R)의 제 1 스테이지(ST401_R)는 제 1 스캔펄스를 동시에 출력하여 제 1 게이트 라인(GL1)을 구동시킨다.
한편, 상기 제 1 및 제 2 리페어 라인(222a_L, 222b_L)과 상기 제 1 출력라인(241a)들은 교차하도록 배열되는데, 상기 제 1 및 제 2 리페어 라인(222a_L, 222b_L)과 상기 제 1 출력라인들(241a_L)간에는 절연막이 형성되어 있기 때문에 상기 제 1 및 제 2 리페어 라인(222a_L, 222b_L)과 상기 제 1 출력라인들(241a_L)간은 전기적으로 분리된다.
물론, 상기 제 3 및 제 4 리페어 라인(222a_R, 222b_R)과 제 1 출력라인들(241a_R)간에도 절연막이 형성되어 있기 때문에, 상기 제 3 및 제 4 리페어 라인(222a_R, 222b_R)과 상기 제 1 출력라인들(241a_R)간은 전기적으로 분리된다.
이러한 제 1 내지 제 4 리페어 라인(222a_L, 222b_L, 222a_R, 222b_R)은 상기 신호 증폭부(270)에 접속된다.
이 신호 증폭부(270)는 자신의 입력단자를 통해 신호를 공급받고, 이 신호를 소정 크기로 증폭한다. 그리고, 이 증폭된 신호를 자신의 출력단자를 통해 출력한다.
상기 제 1 및 제 3 리페어 라인(222a_L, 222a_R)의 일단은 상기 신호 증폭부(270)의 입력단자에 접속된다. 이때, 상기 제 1 리페어 라인(222a_L)의 일단과 상기 제 3 리페어 라인(222a_R)의 일단이 서로 연결되며, 이 연결된 부분이 상기 신호 증폭부(270)의 입력단자에 접속된다.
그리고, 상기 제 2 및 제 4 리페어 라인(222b_L, 222b_R)의 일단은 상기 신호 증폭부(270)의 출력단자에 접속된다. 이때, 상기 제 2 리페어 라인(222b_L)의 일단과 상기 제 4 리페어 라인(222b_R)의 일단이 서로 연결되며, 이 연결된 부분이 상기 신호 증폭부(270)의 출력단자에 접속된다.
한편, 본 발명의 실시예에 따른 게이트 구동회로는 신호 감쇄부를 더 구비할 수 있다.
도 3은 도 2의 신호 증폭부에 접속된 신호 감쇄부를 나타낸 도면이다.
즉, 본 발명의 실시예에 따른 게이트 구동회로는, 도 3에 도시된 바와 같이, 상기 제 1 및 제 3 리페어 라인(222a_L, 222a_R)이 서로 연결된 일단과 상기 신호 증폭부(270)의 입력단자간에 접속된 신호 감쇄부(370)를 더 구비할 수 있다.
상기 신호 감쇄부(370)는 상기 제 1 및 제 3 리페어 라인(222a_L, 222a_R)을 통해 공급될 신호의 크기를 감소시키는 역할을 한다. 이와 같이 상기 신호를 감소시키는 이유는, 상기 제 1 및 제 3 리페어 라인(222a_L, 222a_R)에 인가되는 신호의 크기가 대부분 상기 신호 증폭부(270)가 받아들일 수 있는 신호의 크기보다 크 기 때문이다.
따라서, 상기 신호 감쇄부(370)를 통해 상기 신호의 크기를 감소시킴으로써, 상기 신호 증폭부(270)를 안정적으로 동작시킬 수 있다.
여기서, 상기 신호 증폭부(270)는 레벨 쉬프터로 대신할 수 있다. 상기 레벨 쉬프터는 타이밍 콘트롤러로부터 공급되는 클럭펄스들의 크기를 게이트 라인을 구동할 수 있는 크기로 증폭시키고, 이 증폭된 클럭펄스들을 클럭전송라인을 통해 제 1 및 제 2 쉬프트 레지스터(SR_L, SR_R)에 공급하는 역할을 하는 것으로, 상기 제 1 내지 제 4 리페어 라인(222a_L, 222b_L, 222a_R, 222b_R)을 상기 레벨 쉬프터에 접속시킴으로써 본 발명의 구조를 만족시킬 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 게이트 구동회로에서 하나의 스테이지에 불량이 발생하여 동작불능일 경우, 이 동작불능의 스테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 4는 도 2의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)가 동작불능일 때, 상기 제 3 스테이지(ST203_L)는 아무런 출력을 발생하지 않는다.
즉, 도 4는 제 1 및 제 2 스테이지(ST201_L, ST202_L)가 정상적으로 동작하여 제 1 및 제 2 게이트 라인(GL1, GL2)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 3 스테이지(ST203_L)는 동작불능이 되어 상기 제 3 스테이지 (ST203_L), 및 제 3 스테이지(ST203_L)의 후단에 위치한 제 4 스테이지(ST204_L)부터 더미 스테이지(ST20n+1_L)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 4에 도시된 제 3 내지 제 n 스테이지(ST203_L 내지 ST20n_L)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)은 스캔펄스를 공급받지 못한다.
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 동작불능 상태의 스테이지, 즉 제 3 스테이지(ST203_L)에 접속된 제 1 출력라인(241a_L)과 제 2 리페어 라인(222b_L)간을 전기적으로 연결한다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 2 리페어 라인(222b_L)과 상기 제 1 출력라인(241a_L)(제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)에 접속된 제 1 출력라인(241a_L))간의 교점(281a)을 웰딩(welding)함으로써 이룰 수 있다.
이어서, 동작불능 상태의 제 3 스테이지(ST203_L)에 연결된 제 3 게이트 라인(GL3)으로 스캔펄스를 출력하는 스테이지, 즉 제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R)과 제 4 리페어 라인(222b_R)을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 4 리페어 라인(222b_R)과 상기 제 1 출력라인(241a_R)(제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R))간의 교점(281b)을 웰딩(welding)함으로써 이룰 수 있다.
다음으로, 동작불능 상태의 제 3 스테이지(ST203_L)에 연결된 제 3 게이트 라인(GL3)으로 스캔펄스를 출력하는 스테이지, 즉 제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R)과 제 3 리페어 라인(222a_R)을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 3 리페어 라인(222a_R)과 상기 제 1 출력라인(241a_R)(제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R))간의 교점(281c)을 웰딩(welding)함으로써 이룰 수 있다.
다음으로, 상기 동작불능 상태인 제 3 스테이지(ST203_L)에 연결된 제 3 게이트 라인(GL3)으로 스캔펄스를 출력하는 스테이지, 즉 제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)와 상기 제 3 게이트 라인(GL3)간을 전기적으로 분리시킨다.
이를 위해, 제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R)의 일부를 단선시킨다. 이때, 상기 단선 부분(299)은 상기 교점(281b)과 교점 사이(281c)에 위치한 제 1 출력라인(241a_R)(상기 제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R))의 일부이다. 여기서, 상기 교점(281b, 281c)간에 위치한 제 1 출력라인(241a_R)의 일부가 단선됨으로써, 동일한 제 1 출력라인(241a_R)에 연결되었던 상기 제 3 리페어 라인(222a_R)과 제 4 리페어 라인(222b_R)간은 서로 전기적으로 분리된다.
다음으로, 상기 동작불능 상태인 제 3 스테이지(ST203_L)와 상기 제 3 스테이지(ST203)에 연결되었던 제 1 출력라인(241a_L)간을 전기적으로 분리시킨다. 즉, 상기 제 3 스테이지(ST203)의 출력단자와 상기 제 1 출력라인(241a_L)간의 접점(399)을 단선시킨다.
이렇게 함으로써, 제 2 리페어 라인(222b_L)은 상기 제 3 게이트 라인(GL3)의 일단과 상기 신호 증폭부(270)의 출력단자간을 전기적으로 연결시키고, 제 4 리페어 라인(222b_R)은 상기 제 3 게이트 라인(GL3)의 타단과 상기 신호 증폭부(270)의 출력단자간을 전기적으로 연결시킨다. 결국, 상기 신호 증폭부(270)의 출력단자는 상기 제 3 게이트 라인(GL3)의 양측에 접속된다.
그리고, 제 3 리페어 라인(222a_R)은 제 1 출력라인(241a_R)(제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인)과 상기 신호 증폭부(270)의 입력단자간을 전기적으로 연결시킨다.
이와 같이 복구된 본 발명의 제 1 실시예에 따른 게이트 구동회로를 동작시키면, 먼저 제 1 쉬프트 레지스터(SR_L)에 구비된 제 1 스테이지(ST201_L)가 스타트 펄스(Vst)에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 1 클럭전송라인으로부터 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스로서 출력한다. 그리고, 이 제 1 스캔펄스를 자신의 제 1 출력라인(241a_L)을 통해 제 1 게이트 라인(GL1)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a_L, 241b_L)을 통해 제 2 스테이지(ST202_L)에 공급한다.
물론, 이때 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 제 1 스테이지(ST201_R)도 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 제 1 스테이지(ST201_L)와 동일하게 동작한다.
이어서, 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 제 2 스테이지(ST202_L)는 상기 제 1 스테이지(ST201_L)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 2 클럭전송라인으로부터 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스로서 출력한다. 그리고, 이 제 2 스캔펄스를 자신의 제 1 출력라인(241a_L)을 통해 제 2 게이트 라인(GL2)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a_L, 241b_L)을 통해 제 3 스테이지(ST203_L)에 공급하고, 자신의 제 1 및 제 3 출력라인(241b_L, 241c_L)을 통해 제 1 스테이지(ST201_L)에 공급한다.
물론, 이때 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 제 2 스테이지(ST202_R)도 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 제 2 스테이지(ST202_L)와 동일하게 동작한다.
여기서, 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 제 3 스테이지(ST203_L)는 동작불능 상태이기 때문에 상기 제 2 스테이지(ST202_L)로부터 제 2 스캔펄스를 공급받음에도 불구하고 제 3 스캔펄스를 출력하지 못한다.
한편, 제 2 쉬프트 레지스터(SR_R)에 구비된 제 3 스테이지(ST203_R)는 제 2 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 3 클럭전송라인으로부터 제 3 클럭펄스를 공급받아 이를 제 3 스캔펄스로서 출력한다. 그리고, 이 제 3 스캔펄스를 자신의 제 1 및 제 2 출력라인(241a_R, 241b_R)을 통해 제 4 스테이지(ST204_R)에 공급한다. 따라서, 제 2 쉬프트 레지스터(SR_R)의 제 4 내지 제 n 스테이지(ST204_R 내지 ST20n_R)는 차례로 구동된다.
또한, 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 제 3 스테이지(ST203_R)는 이 제 3 스캔펄스를 자신의 제 1 출력라인(241a_R), 상기 제 1 출력라인(241a_R)과 제 3 리페어 라인(222a_R)간의 교점(281c), 및, 상기 제 3 리페어 라인(222a_R)을 통해 신호 증폭부(270)의 입력단자에 공급한다.
그러면, 상기 신호 증폭부(270)는 상기 제 3 스캔펄스를 증폭시키고, 이 증폭된 제 3 스캔펄스를 자신의 출력단자를 통해 제 2 및 제 4 리페어 라인(222b_L, 222b_R)에 공급한다. 이 제 2 리페어 라인(222b_L)에 공급된 제 3 스캔펄스는 제 3 게이트 라인(GL3)의 일단을 통해 상기 제 3 게이트 라인(GL3)에 전달되며, 상기 제 4 리페어 라인(222b_R)에 공급된 제 3 스캔펄스는 상기 제 3 게이트 라인(GL3)의 타단을 통해 상기 제 3 게이트 라인(GL3)에 전달된다.
즉, 상기 제 3 게이트 라인(GL3)은 양 방향에서 전달된 제 3 스캔펄스에 의해 구동된다.
또한, 상기 신호 증폭부(270)로부터 출력된 제 3 스캔펄스는, 제 2 리페어 라인(222b_L), 교점(281a), 제 1 출력라인(241a_L)(제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)에 접속된 제 1 출력라인(241a_L)), 및 제 2 출력라인(241b_L)(제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)에 접속된 제 2 출력라인(241b_L))을 통해 제 4 스테이지(ST204_L)에 공급된다. 따라서, 상기 제 4 스테이지(ST204_L)는 인에이블될 수 있다.
이에 따라, 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 제 4 스테이지(ST204_L)부터 더미 스테이지(ST20n+1_L)까지 순차적으로 스캔펄스를 출력할 수 있다.
한편, 도면에 도시하지 않았지만, 제 2 쉬프트 레지스터(SR_R)에 구비된 제 3 스테이지(ST203_R)가 동작불능 상태인 경우에는, 제 1 리페어 라인(222a_L)과 제 1 출력라인(241a_L)(제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)에 접속된 제 1 출력라인(241a_L))간의 교점을 전기적으로 연결하고, 제 2 리페어 라인(222b_L)과 제 1 출력라인(241a_L)(제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)에 접속된 제 1 출력라인(241a_L))간의 교점을 전기적으로 연결하고, 제 4 리페어 라인(222b_R)과 제 1 출력라인(241a_R)(제 2 쉬프트 레지스터(SR_R)의 제 3 스테이지(ST203_R)에 접속된 제 1 출력라인(241a_R))간의 교점을 전기적으로 연결하고, 그리고 상기 교점간에 위치한 제 1 출력라인(241a_L)(상기 제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST203_L)에 접속된 제 1 출력라인(241a_L))의 일부를 단선시킴으로써 게이트 구동회로를 복구할 수 있다.
또 한편, 동작불능 상태인 스테이지의 수가 2개 이상일 경우를 대비하기 위해, 본 발명의 게이트 구동회로는 2개 이상의 제 1 리페어 라인(222a_L), 2개 이상의 제 2 리페어 라인(222b_L), 2개 이상의 제 3 리페어 라인(222a_R), 및 2개 이상의 제 4 리페어 라인(222b_R)을 구비한 구조를 가질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 게이트 구동회로 및 이의 리페어방법에는 다음과 같은 효과가 있다.
본 발명에 따른 게이트 구동회로는 정상 구동하는 스테이지로부터 출력된 스캔펄스를 증폭시키고, 이 증폭된 스캔펄스를 동작불능 상태인 스테이지가 접속된 게이트 라인의 양측에 공급함으로써 동작불능 상태의 스테이지를 복구할 수 있다.
Claims (24)
- 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레지스터;상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터;외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부;상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인;상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인;상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인; 및,상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,상기 제 1 쉬프트 레지스터는 상기 각 제 1 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,n(n은 자연수) 번째 제 1 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 n 번째 도전성 라인에 접속됨을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 4 항에 있어서,상기 제 3 출력라인은 n-1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 하는 게이트 구동회로.
- 제 4 항에 있어서,n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 4 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 6 항에 있어서,상기 제 4 출력라인은 n+1 번째 스테이지와, n 번째 스테이지에 접속된 제 1 출력라인간을 연결하는 것을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,상기 제 2 쉬프트 레지스터는 상기 각 제 2 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 하는 게이트 구동회로.
- 제 8 항에 있어서,n(n은 자연수) 번째 제 2 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 n 번째 도전성 라인에 접속됨을 특징으로 하는 게이트 구동회로.
- 제 8 항에 있어서,n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 10 항에 있어서,상기 제 3 출력라인은 n-1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 하는 게이트 구동회로.
- 제 10 항에 있어서,n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 4 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 12 항에 있어서,상기 제 4 출력라인은 n+1 번째 스테이지와, n 번째 스테이지에 접속된 제 1 출력라인간을 연결하는 것을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,상기 제 1 및 제 3 리페어 라인의 일단은 서로 연결되어 상기 신호증폭부의 입력단자에 공통으로 접속된 것을 특징으로 하는 게이트 구동회로.
- 제 8 항에 있어서,상기 제 1 및 제 3 리페어 라인의 일단과 상기 신호증폭부의 입력단자 사이에 접속되는 신호감쇄부를 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,상기 제 2 및 제 4 리페어 라인의 일단은 서로 연결되어 상기 신호증폭부의 출력단자에 공통으로 접속된 것을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 1 교점이 연결되고;임의의 제 2 출력라인과 상기 제 3 리페어 라인간의 제 2 교점이 연결되고;상기 임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점이 연결되고;상기 제 2 교점과 상기 제 3 교점 사이에 위치한 상기 제 2 출력라인의 일부분이 단선되고; 그리고,상기 제 1 쉬프트 레지스터에 구비된 임의의 스테이지가 상기 제 1 출력라인과 전기적으로 분리된 것을 특징으로 하는 게이트 구동회로.
- 제 17 항에 있어서,상기 임의의 제 1 출력라인과 상기 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,임의의 제 1 출력라인과 상기 제 1 리페어 라인간의 제 1 교점이 연결되고;상기 임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 2 교점이 연결되고;임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점이 연결되고; 그리고,상기 제 1 교점과 상기 제 2 교점 사이에 위치한 상기 제 1 출력라인의 일부 분이 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 19 항에 있어서,상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레지스터와, 상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터와, 외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부와, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인과, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인과, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인과, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하는 게이트 구동회로의 리페어방법에 있어서,임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 1 교점을 연결하는 단계;임의의 제 2 출력라인과 상기 제 3 리페어 라인간의 제 2 교점을 연결하는 단계:상기 임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점을 연결하는 단계;상기 제 2 교점과 상기 제 3 교점 사이에 위치한 상기 제 2 출력라인의 일부분을 단선시키는 단계; 및,상기 제 1 쉬프트 레지스터에 구비된 임의의 스테이지와 상기 제 1 출력라인간을 전기적으로 분리시키는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 21 항에 있어서,상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 하는 게이트 구동회로의 리페어방법.
- 다수의 도전성 라인들의 일단에 연결된 다수의 제 1 출력라인들을 갖는 제 1 쉬프트 레지스터와, 상기 도전성 라인들의 타단에 연결된 다수의 제 2 출력라인들을 갖는 제 2 쉬프트 레지스터와, 외부로부터 공급되는 신호를 증폭시켜 출력하는 신호증폭부와, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 1 리페어 라인과, 상기 신호증폭부의 출력단자에 접속됨과 아울러 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 제 2 리페어 라인과, 상기 신호증폭부의 입력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 3 리페어 라인과, 상기 신호증폭 부의 출력단자에 접속됨과 아울러 상기 제 2 출력라인들에 교차하도록 배열된 적어도 1개의 제 4 리페어 라인을 포함하는 게이트 구동회로의 리페어방법에 있어서,임의의 제 1 출력라인과 상기 제 1 리페어 라인간의 제 1 교점을 연결하는 단계;상기 임의의 제 1 출력라인과 상기 제 2 리페어 라인간의 제 2 교점을 연결하는 단계;임의의 제 2 출력라인과 상기 제 4 리페어 라인간의 제 3 교점을 연결하는 단계; 및,상기 제 1 교점과 상기 제 2 교점 사이에 위치한 상기 제 1 출력라인의 일부분을 단선시키는 단계; 및,상기 제 2 쉬프트 레지스터에 구비된 임의의 스테이지와 상기 제 2 출력라인간을 전기적으로 분리시키는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 23 항에 있어서,상기 임의의 제 1 출력라인과 상기 제 2 임의의 제 2 출력라인은 동일 도전성 라인에 연결된 것을 특징으로 하는 게이트 구동회로의 리페어방법.
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