KR20070064714A - Memory cell circuit and driving method of the same - Google Patents

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Abstract

A memory cell circuit and a driving method thereof are provided to reduce current required in driving a word line driver block and a sense amplifier block, by storing cell data corresponding to a word line in the sense amplifier block per column address. A memory cell circuit includes a plurality of memory cell blocks(101) including a plurality of word lines and bit lines, and a plurality of word line driver blocks(103) and sense amplifier blocks(104) driving the memory cell block. A decoder(102) receives an address from the outside, and outputs a row address driving the word line of the memory cell block by decoding the address and a column address driving the bit line of the memory cell block, and outputs a block address controlling the word line driver block and the sense amplifier block. The word line driver block drives a word line corresponding to the row and block addresses by using a row address driving the word line and a block address controlling the word line driver block. The sense amplifier block reads cell data corresponding to the driven word line and then stores the cell data, and outputs the stored cell data, and comprises a plurality of sense amplifiers performing read, store and output operations of the cell data per column address.

Description

메모리 셀 회로 및 그 동작방법{MEMORY CELL CIRCUIT AND DRIVING METHOD OF THE SAME}MEMORY CELL CIRCUIT AND DRIVING METHOD OF THE SAME

도 1은 본 발명에 의한 메모리 셀 회로의 블록도1 is a block diagram of a memory cell circuit according to the present invention.

도 2는 본 발명에 의한 메모리 셀 회로의 동작방법의 흐름도2 is a flowchart of a method of operating a memory cell circuit according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

101 : 메모리 셀 블록 102 : 디코더101: memory cell block 102: decoder

103 : 워드 드라이버 블록 104 : 센스 엠프 블록103: word driver block 104: sense amplifier block

W0~W7, S0~S7 : 블록 어드레스W0 ~ W7, S0 ~ S7: Block Address

본 발명은 메모리 셀 회로 및 그 동작방법에 관한 것으로, 소정의 워드라인이 구동되는 경우, 상기 워드라인에 해당되는 셀 데이터를 컬럼 어드레스별로 센스 엠프 블록에 저장함으로써, 상기 워드라인에 해당되는 컬럼 어드레스가 변화된다 할지라도 또다시 워드라인 드라이버 블록 및 센스 엠프 블록을 구동시킬 필요가 없으며, 이에 따라, 워드라인 드라이버 블록 및 센스 엠프 블록을 구동하는데 필요한 전류를 줄일 수 있는 메모리 셀 회로 및 그 동작방법에 관한 것이다.The present invention relates to a memory cell circuit and an operation method thereof. When a predetermined word line is driven, cell data corresponding to the word line is stored in a sense amplifier block for each column address, thereby providing a column address corresponding to the word line. Is changed, it is not necessary to drive the word line driver block and the sense amp block again, and accordingly, the memory cell circuit and the method of operating the same can reduce the current required to drive the word line driver block and the sense amp block. It is about.

일반적으로, 엘씨디 디스플레이 드라이버 (LCD display driver)에서는 워드라인(word line)을 사용하는 메모리의 데이터를 규칙적으로 읽어들여 엘씨디 패널을 구동시킨다.In general, an LCD display driver drives an LCD panel by regularly reading data of a memory using a word line.

그러나, 종래 기술에 의한 메모리 셀 회로는, 로우(row) 및 블록 어드레스(block address)가 동일한 워드라인을 구동한다 할지라도, 컬럼(column) 어드레스를 변화 시킬때마다 워드라인 및 센스엠프를 또다시 구동시켜야 하므로, 상기 메모리 셀 회로를 구동시키는데 필요한 전류의 양이 증가되는 문제점이 있었다.However, the memory cell circuit according to the prior art, even if the row and block address drives the same word line, the word line and sense amplifier is changed again every time the column address is changed. Since it must be driven, there is a problem that the amount of current required to drive the memory cell circuit is increased.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 소정의 워드라인이 구동되는 경우, 상기 워드라인에 해당되는 셀 데이터를 컬럼 어드레스별로 센스 엠프 블록에 저장함으로써, 상기 워드라인에 해당되는 컬럼 어드레스가 변화된다 할지라도 또다시 워드라인 드라이버 블록 및 센스 엠프 블록을 구동시킬 필요가 없으며, 이에 따라, 워드라인 드라이버 블록 및 센스 엠프 블록을 구동하는데 필요한 전류를 줄일 수 있는 메모리 셀 회로 및 그 동작방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problem, and when a predetermined word line is driven, the cell address corresponding to the word line is stored in a sense amplifier block for each column address, thereby providing a column address corresponding to the word line. Is changed, there is no need to drive the word line driver block and the sense amp block again, and accordingly, a memory cell circuit capable of reducing the current required to drive the word line driver block and the sense amp block and a method of operating the same are described. To provide.

상기 목적을 달성하기 위한 본 발명에 의한 메모리 셀 회로는, 복수개의 워드라인 및 비트라인이 포함되는 복수개의 메모리 셀 블록과 상기 메모리 셀 블록을 구동하는 복수개의 워드라인 드라이버 블록 및 센스 엠프 블록이 포함되고, 외부에서 어드레스가 입력되고, 상기 어드레스를 디코딩하여 상기 메모리 셀 블록의 워드라인을 구동시키는 로우 어드레스와 상기 메모리 셀 블록의 비트라인을 구동시키는 컬럼 어드레스를 출력하며, 상기 워드라인 드라이버 블록 및 센스 엠프 블록을 제어하는 블록 어드레스를 출력하는 디코더;가 포함되며, 상기 워드라인 드라이버 블록은, 상기 워드라인을 구동시키는 로우 어드레스와 상기 워드라인 드라이버 블록을 제어하는 블록 어드레스를 이용하여 상기 로우 및 블록 어드레스에 해당하는 워드라인을 구동시키고, 상기 센스 엠프 블록은, 상기 메모리 셀 블록의 소정 워드라인이 구동되는 경우, 상기 구동되는 워드라인에 해당하는 셀 데이터를 리드하여 상기 리드된 셀 데이터를 저장하고, 상기 저장된 셀 데이터를 출력하며, 상기 셀 데이터의 리드와 저장 및 출력은 컬럼 어드레스별로 수행되는 복수개의 센스 엠프로 구성되는 것을 특징으로 한다.A memory cell circuit according to the present invention for achieving the above object includes a plurality of memory cell blocks including a plurality of word lines and bit lines, and a plurality of word line driver blocks and sense amplifier blocks for driving the memory cell block. An address is externally input, a row address for decoding the address to drive a word line of the memory cell block and a column address for driving a bit line of the memory cell block, and outputting the word line driver block and sense A decoder for outputting a block address for controlling an amplifier block, wherein the word line driver block includes the row and block addresses using a row address for driving the word line and a block address for controlling the word line driver block. Drive the word line corresponding to When the predetermined word line of the memory cell block is driven, the sense amplifier block reads cell data corresponding to the driven word line, stores the read cell data, and outputs the stored cell data. The reading, storing and output of the cell data may include a plurality of sense amplifiers performed for each column address.

이때, 상기 센스 엠프 블록은, 크로스 커플 또는 래치 타입의 센스 엠프 블록인 것을 특징으로 한다.In this case, the sense amplifier block is characterized in that the sense amp block of the cross-coupled or latch type.

또한, 상기 센스 엠프 블록은, 비트라인을 통해 상기 셀 데이터를 리드하고, 상기 리드한 셀 데이터를 저장하는 것을 특징으로 한다. The sense amplifier block may read the cell data through a bit line and store the read cell data.

한편, 상기 목적을 달성하기 위한 본 발명에 의한 메모리 셀 회로의 동작방 법은, 외부에서 입력된 어드레스가 디코딩되어 형성된 로우 어드레스와 컬럼 어드레스 및 블록 어드레스를 워드라인 드라이버 블록 및 센스 엠프 블록에 입력시키는 어드레스 입력단계; 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일한지 판단하는 어드레스 판단단계; 상기 어드레스 입력단계에서 입력된 어드레스가 최초 어드레스이거나 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일하지 않은 경우, 상기 입력된 로우 및 블록 어드레스에 해당하는 워드라인을 구동시키는 워드라인 구동단계; 상기 구동되는 워드라인에 해당하는 셀 데이터를 리드하여 상기 리드된 셀 데이터를 상기 센스 엠프 블록에 저장하는 센스 엠프 구동단계; 및 상기 저장된 셀 데이터를 출력하는 셀 데이터 출력단계;를 포함한다.On the other hand, the operation method of the memory cell circuit according to the present invention for achieving the above object, inputs the row address, column address and block address formed by decoding the externally input address to the word line driver block and sense amplifier block Address input step; An address determination step of determining whether the input row and block addresses are the same as the row and block addresses that have performed the previous read and store and output operations; If the address input in the address input step is an initial address or the input row and block addresses are not the same as the row and block addresses that have performed the previous read and store and output operations, the input row and block addresses correspond to the input row and block addresses. A word line driving step of driving a word line; A sense amplifier driving step of reading cell data corresponding to the driven word line and storing the read cell data in the sense amplifier block; And a cell data output step of outputting the stored cell data.

이때, 상기 어드레스 판단단계에서, 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일하다고 판단되는 경우, 상기 워드라인 구동단계 및 센스 엠프 구동단계 없이 이전의 로우 및 블록 어드레스에서 저장된 셀 데이터를 출력하는 셀 데이터 출력단계로 바로 진행하는 것을 특징으로 한다.In this case, in the address determining step, when it is determined that the input row and block addresses are the same as the row and block addresses which performed the previous read and store and output operations, the previous row and block addresses may be transferred without the word line driving step and the sense amplifier driving step. It is characterized in that it immediately proceeds to the cell data output step of outputting the cell data stored at the row and block addresses.

이때, 상기 센스 엠프 구동단계 및 셀 데이터 출력단계는, 크로스 커플 또는 래치 타입의 센스 엠프 블록을 사용하여 수행되는 것을 특징으로 한다.In this case, the sense amplifier driving step and the cell data output step may be performed using a sense amp block of a cross couple or latch type.

또한, 상기 센스 엠프 구동단계는, 비트라인을 통해 수행되는 것을 특징으로 한다.The sense amplifier driving step may be performed through a bit line.

이하, 첨부된 도면을 참조하여 본 발명에 의한 바람직한 실시예에 대하여 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 의한 메모리 셀 회로의 블록도를 나타낸다.1 shows a block diagram of a memory cell circuit according to the present invention.

본 발명에 의한 메모리 셀 회로는, 복수개의 메모리 셀 블록(101), 디코더(102), 복수개의 워드 드라이버 블록(103), 복수개의 센스 엠프 블록(104)를 포함하고 있다.The memory cell circuit according to the present invention includes a plurality of memory cell blocks 101, a decoder 102, a plurality of word driver blocks 103, and a plurality of sense amplifier blocks 104.

여기서, 상기 메모리 셀 블록(101)은, 복수개의 워드라인 및 비트라인을 포함하고 있으며, 그 셀의 특성 및 응용범위에 따라 다르게 구성될 수 있다.The memory cell block 101 may include a plurality of word lines and bit lines, and may be configured differently according to the characteristics and application ranges of the cells.

본 실시예의 메모리 셀 블록(101)은, 8 블록 × 2048 로우 × 128 컬럼 × 8 비트의 구성을 가지고 있으며, 이하, 상기 구성을 가진 메모리 셀 블록(101)을 참고로 하여 설명하기로 한다.The memory cell block 101 of this embodiment has a configuration of 8 blocks x 2048 rows x 128 columns x 8 bits, and will be described below with reference to the memory cell block 101 having the above configuration.

상기 디코더(102)는, 8개의 메모리 셀 블록(101)을 선택하기 위한 3개의 어드레스가 외부에서 입력되고, 상기 어드레스를 디코딩하여 상기 메모리 셀 블록(101)의 워드라인을 구동시키는 로우 어드레스와 상기 메모리 셀 블록(101)의 비트라인을 구동시키는 컬럼 어드레스를 출력하며, 상기 워드라인 드라이버 블록(103) 및 센스 엠프 블록(104)을 제어하는 블록 어드레스(W0~W7 , S0~S7)를 출력한다.The decoder 102 may include three addresses for selecting eight memory cell blocks 101 externally, and decode the address to drive a word line of the memory cell block 101 and the row address. A column address for driving a bit line of the memory cell block 101 is output, and block addresses W0 to W7 and S0 to S7 for controlling the word line driver block 103 and the sense amplifier block 104 are output. .

이때, 2048 로우를 선택하기 위해서는 11개의 로우 어드레스가 필요하며, 128 컬럼을 선택하기 위해서는 8개의 컬럼 어드레스가 필요하다. At this time, 11 row addresses are required to select 2048 rows, and 8 column addresses are required to select 128 columns.

한편, 상기 워드라인 드라이버 블록(103)은, 상기 워드라인을 구동시키는 로우 어드레스와 상기 워드라인 드라이버 블록을 제어하는 블록 어드레스(W0~W7)를 이용하여 상기 로우 및 블록 어드레스에 해당하는 워드라인을 구동시킨다. Meanwhile, the word line driver block 103 selects a word line corresponding to the row and block address using a row address for driving the word line and block addresses W0 to W7 for controlling the word line driver block. Drive it.

또한, 상기 센스 엠프 블록(104)은, 상기 메모리 셀 블록(101)의 소정 워드라인이 구동되는 경우, 상기 구동되는 워드라인에 해당되는 셀 데이터를 리드하여 상기 리드된 셀 데이터를 저장하고, 상기 저장된 셀 데이터를 데이터 라인으로 출력하며, 상기 셀 데이터의 리드와 저장 및 출력은 컬럼 어드레스별로 수행되는 복수개의 센스 엠프로 구성되어 있다. In addition, when a predetermined word line of the memory cell block 101 is driven, the sense amplifier block 104 reads cell data corresponding to the driven word line to store the read cell data. The stored cell data is output to a data line, and the read, store, and output of the cell data are composed of a plurality of sense amplifiers performed for each column address.

따라서, 상기 워드라인에 해당되는 컬럼 어드레스가 변화된다 할지라도, 로우 및 블록 어드레스(W0~W7 , S0~S7)가 동일한 경우라면, 상기 센스 엠프 블록(104)에 저장해 두었던 셀 데이터를 컬럼 어드레스별로 다시 출력하여 사용할 수 있으므로, 또다시 워드라인 드라이버 블록 및 센스 엠프 블록을 구동시킬 필요가 없으며, 이에 따라, 워드라인 드라이버 블록 및 센스 엠프 블록을 구동하는데 필요한 전류를 줄일 수 있는 이점을 가지게 된다.Therefore, even if the column address corresponding to the word line is changed, if the row and block addresses W0 to W7 and S0 to S7 are the same, the cell data stored in the sense amplifier block 104 is stored for each column address. Since it can be outputted and used again, it is not necessary to drive the word line driver block and the sense amplifier block again, and thus, the current required to drive the word line driver block and the sense amplifier block can be reduced.

이때, 상기 센스 엠프 블록(104)은, 비트라인을 통해 상기 셀 데이터를 리드하고, 상기 리드한 셀 데이터를 저장하며, 상기 센스 엠프 블록(104)으로는 크로스 커플(cross couple) 또는 래치(latch) 타입의 센스 엠프 블록이 주로 사용된다.At this time, the sense amplifier block 104 reads the cell data through a bit line, stores the read cell data, and the sense amplifier block 104 cross-couples or latches the latch data. The sense amp block of type) is mainly used.

한편, 도 2는 본 발명에 의한 메모리 셀 회로의 동작방법의 흐름도를 나타낸 것이다.2 shows a flowchart of a method of operating a memory cell circuit according to the present invention.

도 2에서 도시한 바와 같이, 상기 메모리 셀 회로의 동작방법은 크게 5단계로 나누어 볼 수 있다.As shown in FIG. 2, the operation method of the memory cell circuit can be divided into five steps.

먼저, 외부에서 입력된 어드레스가 디코딩되어 형성된 로우 어드레스와 컬럼 어드레스 및 블록 어드레스를 워드라인 드라이버 블록 및 센스 엠프 블록에 입력시킨다(S201).First, a row address, a column address, and a block address formed by decoding an externally input address are input to a word line driver block and a sense amplifier block (S201).

그 다음, 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일한지 판단한다(S202).Next, it is determined whether the input row and block addresses are the same as the row and block addresses that performed the previous read and store and output operations (S202).

그 다음, 상기 S201 단계에서 입력된 어드레스가 최초 어드레스이거나 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일하지 않은 경우, 상기 입력된 로우 및 블록 어드레스에 해당되는 워드라인을 구동시킨다(S203). Next, when the address input in the step S201 is the first address or the input row and block addresses are not the same as the row and block addresses for which the previous read and store and output operations have been performed, the input row and block addresses are applied to the input row and block addresses. The word line is driven (S203).

그 다음, 상기 구동되는 워드라인에 해당하는 셀 데이터를 리드하여 상기 리드된 셀 데이터를 상기 센스 엠프 블록에 저장한다(S204).Next, cell data corresponding to the driven word line is read and the read cell data is stored in the sense amplifier block (S204).

마지막으로, 상기 저장된 셀 데이터를 데이터 라인으로 출력한다(S205).Finally, the stored cell data is output to the data line (S205).

이때, 상기 S204 및 S205 단계는, 크로스 커플 또는 래치 타입의 센스 엠프 블록을 사용하여 수행되며, 특히, 상기 S205 단계는, 비트라인을 통해 수행된다.In this case, steps S204 and S205 are performed using a sense amp block of a cross couple or latch type, and in particular, step S205 is performed through a bit line.

한편, 상기 S202 단계에서, 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일하다고 판단되는 경우에는, 상기 S203 및 S204 단계 없이 이전의 로우 및 블록 어드레스에서 저장된 셀 데이터를 출력하는 S205 단계로 바로 진행한다.On the other hand, if it is determined in step S202 that the input row and block addresses are the same as the row and block addresses that performed the previous read and store and output operations, then at the previous row and block address without the steps S203 and S204. The flow proceeds directly to step S205 of outputting the stored cell data.

이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope of the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It will be appreciated that such substitutions, changes, and the like should be considered to be within the scope of the following claims.

상술한 바와 같이, 본 발명에 의한 메모리 셀 회로 및 그 동작방법은, 소정의 워드라인이 구동되는 경우, 상기 워드라인에 해당되는 셀 데이터를 컬럼 어드레스별로 센스 엠프 블록에 저장함으로써, 상기 워드라인에 해당되는 컬럼 어드레스가 변화된다 할지라도 또다시 워드라인 드라이버 블록 및 센스 엠프 블록을 구동시킬 필요가 없으며, 이에 따라, 워드라인 드라이버 블록 및 센스 엠프 블록을 구동하는데 필요한 전류를 줄일 수 있는 효과가 있다.As described above, the memory cell circuit and its operation method according to the present invention store cell data corresponding to the word line in a sense amplifier block for each column address when a predetermined word line is driven, Even if the corresponding column address is changed, it is not necessary to drive the word line driver block and the sense amplifier block again. Accordingly, the current required to drive the word line driver block and the sense amplifier block can be reduced.

Claims (7)

복수개의 워드라인 및 비트라인이 포함되는 복수개의 메모리 셀 블록과 상기 메모리 셀 블록을 구동하는 복수개의 워드라인 드라이버 블록 및 센스 엠프 블록이 포함되고, A plurality of memory cell blocks including a plurality of word lines and bit lines, a plurality of word line driver blocks and a sense amplifier block for driving the memory cell blocks, 외부에서 어드레스가 입력되고, 상기 어드레스를 디코딩하여 상기 메모리 셀 블록의 워드라인을 구동시키는 로우 어드레스와 상기 메모리 셀 블록의 비트라인을 구동시키는 컬럼 어드레스를 출력하며, 상기 워드라인 드라이버 블록 및 센스 엠프 블록을 제어하는 블록 어드레스를 출력하는 디코더;가 포함되며, An address is externally input, a row address for decoding the address to drive a word line of the memory cell block and a column address for driving a bit line of the memory cell block, and outputting the word line driver block and the sense amplifier block Includes a decoder for outputting a block address for controlling the 상기 워드라인 드라이버 블록은,The word line driver block, 상기 워드라인을 구동시키는 로우 어드레스와 상기 워드라인 드라이버 블록을 제어하는 블록 어드레스를 이용하여 상기 로우 및 블록 어드레스에 해당하는 워드라인을 구동시키고,Driving a word line corresponding to the row and block address using a row address driving the word line and a block address controlling the word line driver block; 상기 센스 엠프 블록은, The sense amplifier block, 상기 메모리 셀 블록의 소정 워드라인이 구동되는 경우, 상기 구동되는 워드라인에 해당하는 셀 데이터를 리드하여 상기 리드된 셀 데이터를 저장하고, 상기 저장된 셀 데이터를 출력하며, 상기 셀 데이터의 리드와 저장 및 출력은 컬럼 어드레스별로 수행되는 복수개의 센스 엠프로 구성되는 것을 특징으로 하는 메모리 셀 회로.When a predetermined word line of the memory cell block is driven, cell data corresponding to the driven word line is read to store the read cell data, the stored cell data is output, and the cell data is read and stored. And the output is comprised of a plurality of sense amplifiers performed for each column address. 제 1항에 있어서, 상기 센스 엠프 블록은, The method of claim 1, wherein the sense amplifier block, 크로스 커플 또는 래치 타입의 센스 엠프 블록인 것을 특징으로 하는 메모리 셀 회로.A memory cell circuit, characterized in that a cross-coupled or latch type sense amplifier block. 제 1항에 있어서, 상기 센스 엠프 블록은,The method of claim 1, wherein the sense amplifier block, 비트라인을 통해 상기 셀 데이터를 리드하고, 상기 리드한 셀 데이터를 저장하는 것을 특징으로 하는 메모리 셀 회로. And reading the cell data through a bit line and storing the read cell data. 외부에서 입력된 어드레스가 디코딩되어 형성된 로우 어드레스와 컬럼 어드레스 및 블록 어드레스를 워드라인 드라이버 블록 및 센스 엠프 블록에 입력시키는 어드레스 입력단계;An address input step of inputting a row address, a column address, and a block address formed by decoding an externally input address to a word line driver block and a sense amplifier block; 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일한지 판단하는 어드레스 판단단계;An address determination step of determining whether the input row and block addresses are the same as the row and block addresses that have performed the previous read and store and output operations; 상기 어드레스 입력단계에서 입력된 어드레스가 최초 어드레스이거나 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일하지 않은 경우, 상기 입력된 로우 및 블록 어드레스에 해당되는 워드라인을 구동시키는 워드라인 구동단계; If the address input in the address input step is an initial address or the input row and block addresses are not the same as the row and block addresses that have performed the previous read and store and output operations, they correspond to the input row and block addresses. A word line driving step of driving a word line; 상기 구동되는 워드라인에 해당하는 셀 데이터를 리드하여 상기 리드된 셀 데이터를 상기 센스 엠프 블록에 저장하는 센스 엠프 구동단계; 및A sense amplifier driving step of reading cell data corresponding to the driven word line and storing the read cell data in the sense amplifier block; And 상기 저장된 셀 데이터를 출력하는 셀 데이터 출력단계;를 포함하는 메모리 셀 동작방법.And a cell data output step of outputting the stored cell data. 제 4항에 있어서, 상기 어드레스 판단단계에서,The method of claim 4, wherein in the address determination step, 상기 입력된 로우 및 블록 어드레스가 이전 리드와 저장 및 출력 동작을 수행한 로우 및 블록 어드레스와 동일하다고 판단되는 경우, 상기 워드라인 구동단계 및 센스 엠프 구동단계 없이 이전의 로우 및 블록 어드레스에서 저장된 셀 데이터를 출력하는 셀 데이터 출력단계로 바로 진행하는 것을 특징으로 하는 메모리 셀 동작방법.If it is determined that the input row and block addresses are the same as the row and block addresses for which the previous read and store and output operations have been performed, the cell data stored at the previous row and block addresses without the word line driving step and the sense amplifier driving step are performed. Memory cell operating method characterized in that proceeds directly to the cell data output step of outputting. 제 5항에 있어서, 상기 센스 엠프 구동단계 및 셀 데이터 출력단계는,The method of claim 5, wherein the driving of the sense amplifier and the cell data output step, 크로스 커플 또는 래치 타입의 센스 엠프 블록을 사용하여 수행되는 것을 특징으로 하는 메모리 셀 동작방법.A method of operating a memory cell, characterized in that it is performed using a cross amp or latch type sense amplifier block. 제 5항에 있어서, The method of claim 5, 상기 센스 엠프 구동단계는, 비트라인을 통해 수행되는 것을 특징으로 하는 메모리 셀 동작방법.The sensing amplifier driving step is performed via a bit line.
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