KR20060009725A - Sram with high speed write time and operation method there for - Google Patents

Sram with high speed write time and operation method there for Download PDF

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Abstract

본 발명은 빠르게 쓰기동작을 수행할 수 있는 SRAM 및 그를 위한 구동방법을 제공하기 위한 것으로, 이를 위한 본 발명으로 메모리셀어레이블럭; 인가된 컬럼-어드레스를 디코딩하기 위한 컬럼-디코딩부; 인가된 로우-어드레스를 디코딩하기 위한 로우-디코딩부; 상기 로우-디코딩부의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부; 및 병렬로 인가된 상기 제1 래치부의 데이터를 저장하고, 상기 로우-디코딩부에 의해 선택된 상기 메모리셀어레이블럭에 데이터를 병렬로 저장하기 위한 제2 래치부를 구비하는 SRAM을 제공한다.The present invention is to provide a SRAM and a driving method therefor that can perform a fast write operation, the present invention for this purpose memory block array block; A column-decoding unit for decoding the applied column-address; A low-decoding section for decoding the applied low-address; A first latch unit configured to sequentially store a plurality of data applied from the outside under the control of the output signal of the low-decoding unit, and output the parallel data in response to the control signal; And a second latch portion for storing data of the first latch portion applied in parallel and storing the data in parallel in the memory cell array block selected by the row-decoding portion.

쓰기 동작, 래치, 병렬, 속도, 마진Write operation, latch, parallel, speed, margin

Description

고속의 쓰기시간을 갖는 에스램 및 그를 위한 구동방법{SRAM WITH HIGH SPEED WRITE TIME AND OPERATION METHOD THERE FOR} SRAM with high write time and driving method therefor {SRAM WITH HIGH SPEED WRITE TIME AND OPERATION METHOD THERE FOR}             

도 1은 종래 기술에 따른 SRAM의 메모리 구조도.1 is a memory structure diagram of an SRAM according to the prior art.

도 2는 도 1의 메모리셀어레이블럭을 액세스하는 과정에 따른 신호 파형도.FIG. 2 is a signal waveform diagram illustrating a process of accessing the memory cell array block of FIG. 1; FIG.

도 3은 본 발명의 일 실시예에 따른 SRAM의 메모리 구조도.3 is a memory structure diagram of an SRAM according to an embodiment of the present invention.

도 4는 도 3의 메모리셀어레이블럭을 액세스하는 과정에 따른 신호 파형도.4 is a signal waveform diagram illustrating a process of accessing the memory cell array block of FIG. 3; FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 메모리셀어레이블럭100: memory cell array block

200 : Y-디코딩부200: Y-decoding part

300 : X-디코딩부300: X-decoding unit

400 : 제1 래치부400: first latch portion

500 : 제2 래치부500: second latch portion

본 발명은 반도체 설계 기술에 관한 것으로, 특히 고속으로 쓰기동작을 수행하는 SRAM 및 그를 위한 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to an SRAM for performing a write operation at high speed and a driving method therefor.

요즈음 출시되는 소형 LCD 드라이버 IC는 임베디드(embeded) SRAM를 사용하는 경우가 많다. 이러한 경우, 동영상을 디스플레이하기 위해 처리를 요구하는 데이터 양이 많아짐에 따라, 고속의 쓰기동작이 요구된다.These days, small LCD driver ICs often use embedded SRAM. In this case, as the amount of data requiring processing for displaying a moving image increases, a high speed write operation is required.

도 1은 종래기술에 따른 SRAM의 메모리셀 구조도이다.1 is a memory cell structure diagram of an SRAM according to the prior art.

도 1를 참조하면, 종래기술에 따른 SRAM은 메모리셀어레이블럭(10)과, 인가된 로우-어드레스를 디코딩하여 메모리셀어레이블럭 내 워드라인을 선택하기 위한 Y-디코딩부(20)와, 인가된 컬럼-어드레스를 디코딩하여 메모리셀어레이블럭 내 컬럼라인을 선택하기 위한 X-디코딩부(30)를 구비한다.Referring to FIG. 1, a conventional SRAM includes a memory cell array block 10, a Y-decoding unit 20 for decoding a low row address and selecting a word line in a memory cell array block. And an X-decoding unit 30 for decoding the column-address to select a column line in the memory cell array block.

도 2는 도 1의 메모리셀어레이블럭 내 셀을 액세스하는 과정에 따른 신호이다.FIG. 2 is a signal according to a process of accessing a cell in the memory cell array block of FIG. 1.

도면에 도시된 바와같이, 인가된 로우-어드레스가 X-디코딩부(20)에 의해 디코딩되며, 컬럼-어드레스가 Y-디코딩부(30)에 의해 디코딩되므로, 로우-어드레스와 컬럼-어드레스에 해당되는 메모리셀어레이블럭 내 셀이 워드단위로 액세스 된다.As shown in the figure, since the applied low-address is decoded by the X-decoding section 20 and the column-address is decoded by the Y-decoding section 30, it corresponds to the low-address and the column-address. The cells in the memory cell array block are accessed word by word.

컬럼-어드레스와 로우-어드레스가 SRAM 셀의 셋업타임과 홀드타임을 만족할 때 셀에 액세스되기 때문에, 쓰기동작의 시간이 많이 필요하다. 또한, 데이터의 양이 많아서 MOS의 빠른 스위칭 동작 때문에 파워소모도 증가하게 된다.Since the column-address and low-address are accessed when the cell satisfies the setup time and hold time of the SRAM cell, much time is required for the write operation. In addition, the large amount of data increases the power consumption due to the fast switching operation of the MOS.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 빠르게 쓰기동작을 수행할 수 있는 SRAM 및 그를 위한 구동방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide an SRAM capable of performing a fast write operation and a driving method therefor.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 SRAM은 메모리셀어레이블럭; 인가된 컬럼-어드레스를 디코딩하기 위한 컬럼-디코딩부; 인가된 로우-어드레스를 디코딩하기 위한 로우-디코딩부; 상기 로우-디코딩부의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부; 및 병렬로 인가된 상기 제1 래치부의 데이터를 저장하고, 상기 로우-디코딩부에 의해 선택된 상기 메모리셀어레이블럭에 데이터를 병렬로 저장하기 위한 제2 래치부를 구비한다.According to an aspect of the present invention for achieving the above technical problem SRAM is a memory cell array block; A column-decoding unit for decoding the applied column-address; A low-decoding section for decoding the applied low-address; A first latch unit configured to sequentially store a plurality of data applied from the outside under the control of the output signal of the low-decoding unit, and output the parallel data in response to the control signal; And a second latch portion for storing data applied in parallel to the first latch portion and storing data in parallel in the memory cell array block selected by the row-decoding portion.

본 발명의 다른 측면에 따른 SRAM의 구동방법은 인가된 컬럼-어드레스를 디코딩하여 해당 제1 래치부에 외부로 부터 인가되는 데이터가 순차적으로 저장하는 단계; 상기 제1 래치부에 데이터를 저장하는 단계 이후 상기 제1 래치부에 저장된 데이터를 병렬로 제2 래치부에 인가하여 저장하는 단계; 및 인가된 로우-어드레스를 디코딩하여 해당 메모리셀어레이블럭 내에 상기 제2 래치부의 데이터를 병렬로 저장하는 단계를 구비하되, 상기 제1 래치부의 데이터를 상기 제2 래치부에 인가한 이후, 상기 제1 래치부에 외부로부터 인가되는 새로운 데이터를 저장하는 단계가 병렬적으로 이뤄지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of driving an SRAM, the method comprising: decoding data from an applied column address and sequentially storing data applied from the outside to a corresponding first latch unit; Storing data by applying the data stored in the first latch unit in parallel to the second latch unit after storing the data in the first latch unit; And storing the data of the second latch unit in parallel in the corresponding memory cell array block by decoding the applied low-address, after applying the data of the first latch unit to the second latch unit. In one latch unit, the step of storing new data applied from the outside is performed in parallel.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3는 본 발명의 일 실시예에 따른 SRAM의 메모리 구성도이다3 is a memory diagram illustrating an SRAM according to an embodiment of the present invention.

도 3를 참조하면, 본 발명의 일 실시예에 따른 SRAM은 메모리셀어레이블럭(100)과, 인가된 컬럼-어드레스를 디코딩하기 위한 Y-디코딩부(200)와, 인가된 로우-어드레스를 디코딩하기 위한 X-디코딩부(300)와, Y-디코딩부(200)의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제1 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부(400)와, 제2 제어신호에 의해 액티브되어 병렬로 인가되는 제1 래치부(400)의 데이터를 저장하고, X-디코딩부(300)에 의해 선택된 메모리셀어레이블럭(100)에 데이터를 병렬로 저장하기 위한 제2 래치부(500)를 구비한다.Referring to FIG. 3, an SRAM according to an embodiment of the present invention decodes a memory cell array block 100, a Y-decoding unit 200 for decoding an applied column address, and an applied low address. To control the X-decoding unit 300 and the output signal of the Y-decoding unit 200 to sequentially store a plurality of data applied from the outside, in response to the first control signal for outputting them in parallel A memory cell array block 100 that stores data of the first latch unit 400 and the first latch unit 400 that is activated and applied in parallel by the second control signal, and is selected by the X-decoding unit 300. ) Is provided with a second latch unit 500 for storing data in parallel.

그리고 제1 래치부(400) 및 제2 래치부(500)는 각 제어신호에 응답하여 인가된 데이터를 저장하기 위한 복수의 래치를 구비한다.The first latch unit 400 and the second latch unit 500 include a plurality of latches for storing applied data in response to each control signal.

도 4는 도 2의 SRAM의 메모리셀어레이블럭에 액세스하는 과정에 따른 신호 파형도이다.4 is a signal waveform diagram illustrating a process of accessing a memory cell array block of the SRAM of FIG. 2.

도 4를 참조하면, 인가된 컬럼-어드레스를 Y-디코딩부(200)가 디코딩하여 외부로부터 인가되는 데이터를 해당 제1 래치부(400)에 순차적으로 저장된다. 제1 래치부(400)의 모든 래치가 데이터를 저장되면, 활성화되는 제1 제어신호에 응답하여 데이터를 제2 래치부(500)에 병렬로 전달한다.Referring to FIG. 4, the Y-decoding unit 200 decodes the applied column address and sequentially stores data applied from the outside in the first latch unit 400. When all the latches of the first latch unit 400 store data, the data is transferred in parallel to the second latch unit 500 in response to the activated first control signal.

이어, 제2 제어신호에 의해 액티브된 X-디코딩부(300)는 인가된 로우-어드레스를 디코딩하여 메모리셀어레이블럭(100)을 선택하므로서, 제2 래치부(500)의 데이터가 선택된 메모리셀어레이블록(100) 내에 병렬로 저장되도록 한다.Subsequently, the X-decoding unit 300 activated by the second control signal selects the memory cell array block 100 by decoding the applied low-address so that the data of the second latch unit 500 is selected. To be stored in parallel in the array block 100.

참고적으로, SRAM 셀이 갖는 셋업/홀드타임 보다 래치의 셋업/홀드타임이 작다.For reference, the setup / hold time of the latch is smaller than the setup / hold time of the SRAM cell.

한편, 전술한 본 발명에 따른 SRAM은 제1 래치부(400)의 데이터가 제2 래치부(500)에 저장된 이후에도, 새로 인가된 컬럼-어드레스를 Y-디코딩부(200)를 통해 디코딩하여 제1 래치부(400)를 선택하여 외부 데이터를 저장한다. 따라서, 제2 래치부(500)가 메모리셀어레이블록에 데이터를 저장하는 동안에도 제1 래치부(400)에 데이터를 저장하기 때문에, 쓰기 시간의 마진을 많이 가질 수 있어 안정적으로 쓰기 기능을 수행할 수 있다.Meanwhile, even after the data of the first latch unit 400 is stored in the second latch unit 500, the SRAM according to the present invention decodes the newly applied column-address through the Y-decoding unit 200 to generate the first. 1 The latch unit 400 is selected to store external data. Therefore, since the second latch unit 500 stores the data in the first latch unit 400 even while the data is stored in the memory cell array block, the second latch unit 500 may have a large margin of write time, thereby stably performing the write function. can do.

또한, 본 발명은 종래기술에 따른 SRAM보다 적은 전력소모를 갖는다. 왜냐하면, 종래에는 n비트의 데이터를 저장하기 위해서는 X-디코딩부가 n번의 스위칭을 수행해야 했는데, 본 발명에서는 1번의 스위칭으로 메모리셀어레이블럭에 n비트의 데이터를 병렬로 저장할 수 있기 때문이다.In addition, the present invention has less power consumption than the SRAM according to the prior art. This is because, in the related art, in order to store n bits of data, the X-decoding unit had to perform n switching, since in the present invention, n bits of data can be stored in parallel in the memory cell array block with one switching.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 제1 및 제2 래치부를 구비하여, 외부로 부터 인가되는 데이터를 제1 래치부에 순차적으로 저장한뒤, 제2 래치부에 병렬로 저장하는 동안에도, 제1 래치부에 새로운 데이터를 또한 인가 받을 수 있으므로 전력소모를 줄일 수 있다. 또한, 한번의 스위칭을 통해 n비트의 데이터를 메모리셀어레이블록에 저장할 수 있으므로 쓰기동작에 소요되는 시간을 줄일 수 있다.
The present invention described above includes a first latch unit and a second latch unit so that data applied from the outside is sequentially stored in the first latch unit and then stored in parallel to the second latch unit. Data can also be licensed, reducing power consumption. In addition, since the n-bit data can be stored in the memory cell array block through one switching, the time required for the write operation can be reduced.

Claims (3)

메모리셀어레이블럭;Memory cell array blocks; 인가된 컬럼-어드레스를 디코딩하기 위한 컬럼-디코딩부;A column-decoding unit for decoding the applied column-address; 인가된 로우-어드레스를 디코딩하기 위한 로우-디코딩부;A low-decoding section for decoding the applied low-address; 상기 로우-디코딩부의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부; 및A first latch unit configured to sequentially store a plurality of data applied from the outside under the control of the output signal of the low-decoding unit, and output the parallel data in response to the control signal; And 병렬로 인가된 상기 제1 래치부의 데이터를 저장하고, 상기 로우-디코딩부에 의해 선택된 상기 메모리셀어레이블럭에 데이터를 병렬로 저장하기 위한 제2 래치부A second latch portion for storing data applied in parallel and storing data in parallel in the memory cell array block selected by the row-decoding portion; 를 구비하는 SRAM.SRAM having a. 제1항에 있어서,The method of claim 1, 상기 제1 래치부 및 제2 래치부는,The first latch portion and the second latch portion, 제어신호에 응답하여 데이터를 저장하기 위한 복수의 래치를 구비하는 것을 특징으로 하는 SRAM.And a plurality of latches for storing data in response to a control signal. 인가된 컬럼-어드레스를 디코딩하여 해당 제1 래치부에 외부로 부터 인가되는 데이터가 순차적으로 저장하는 단계;Decoding the applied column address and sequentially storing data applied from the outside to a corresponding first latch unit; 상기 제1 래치부에 데이터를 저장하는 단계 이후 상기 제1 래치부에 저장된 데이터를 병렬로 제2 래치부에 인가하여 저장하는 단계; 및Storing data by applying the data stored in the first latch unit in parallel to the second latch unit after storing the data in the first latch unit; And 인가된 로우-어드레스를 디코딩하여 해당 메모리셀어레이블럭 내에 상기 제2 래치부의 데이터를 병렬로 저장하는 단계를 구비하되,Decoding the applied low-address and storing the data of the second latch unit in a corresponding memory cell array block in parallel; 상기 제1 래치부의 데이터를 상기 제2 래치부에 인가한 이후, 상기 제1 래치부에 외부로부터 인가되는 새로운 데이터를 저장하는 단계가 병렬적으로 이뤄지는 것을 특징으로 하는 SRAM의 구동방법.And after applying data of the first latch unit to the second latch unit, storing new data applied from the outside to the first latch unit in parallel.
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