KR20070057505A - 박막 트랜지스터 기판의 제조방법 - Google Patents
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Abstract
본 발명은 수율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터 기판의 제조방법은 하부 기판 위에 게이트 라인 및 상기 게이트 라인과 접속되는 게이트 전극을 형성하는 단계와; 상기 게이트 라인 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 150℃ 이하의 온도에서 상기 게이트 절연막 위에 적어도 하나의 ZnO막을 전면 증착하는 단계와; 상기 적어도 하나의 ZnO막을 패터닝하여 박막 트랜지스터의 반도체층을 형성하는 단계와; 상기 박막 트랜지스터의 채널을 사이에 두고 분리된 소스 전극 및 드레인 전극과 상기 소스 전극과 접속되며 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계와; 상기 드레인 전극을 노출시키는 드레인 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 드레인 접촉홀을 통하여 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.
Description
도 1은 일반적인 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도.
도 3은 ZnO가 증착될 때의 온도와 증착된 ZnO의 결정성을 나타내는 그래프.
도 4는 고온에서 증착한 ZnO의 결정구조를 자세히 나타내는 도면.
도 5는 도 4의 ZnO를 습식 식각 공정으로 패터닝한 반도체층을 자세히 나타내는 도면.
도 6은 역 테퍼 형상의 반도체층에 의한 소스 및 드레인 전극의 단선을 설명하기 위한 단면도.
도 7a 내지 도 7e는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 단계적으로 나타내는 단면도.
도 8a 내지 도 8c는 ZnO를 이용한 반도체층의 제조방법을 단계적으로 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 101 : 하부 기판 2, 102 : 게이트 라인
4, 104 : 데이터 라인 6, 106 : 게이트 절연막
22, 122 : 화소 전극 32, 132 : 게이트 전극
34, 134 : 소스 전극 36, 136 : 드레인 전극
38, 138 : 활성층 40, 140 : 오믹 접촉층
48, 148 : 드레인 접촉홀 50, 150 : 보호막
180 : 포토 레지스트 패턴
본 발명은 박막 트랜지스터 기판의 제조방법에 관한 것으로 특히, 수율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조방법에 관한 것이다.
통상적으로, 액정표시장치(Liquid Crystal Display : LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 사이에 두고 서로 대면하는 컬러 필터 기판 및 박막 트랜지스터 기판을 구비한다.
도 1은 일반적인 박막 트랜지스터 기판을 나타내는 평면도이며, 도 2는 도 1에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도이다.
도 1 및 도 2를 참조하면, 일반적인 박막 트랜지스터(Thin Film Transistor : 이하, “TFT”라 함) 기판은 하부 기판(1) 위에 게이트 절연막(6)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그들(2, 4)의 교차부마다 형성된 TFT(30)와, 게이트 라인(2) 및 데이터 라인(4)의 교차구조로 마련된 셀 영역에 형성된 화소 전극(22)을 구비한다. 그리고, TFT 기판은 화소 전극(22)과 이전 게이트 라인(2)의 중첩부에 형성되는 스토리지 캐패시터(20)를 구비한다.
TFT(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호를 화소 전극(22)에 공급한다. 이를 위하여, TFT(30)는 게이트 라인(2)과 접속된 게이트 전극(32)과, 데이터 라인(4)과 접속된 소스 전극(34)과, 보호막(50)을 관통하는 드레인 접촉홀(148)을 통해 화소 전극(22)과 접속된 드레인 전극(36)과, 게이트 전극(32)과 중첩되며 소스 전극(34)과 드레인 전극(36) 사이에 채널을 형성하는 활성층(38)을 구비한다. 이러한 활성층(38) 위에는 소스 전극(34) 및 드레인 전극(36)과 오믹 접촉을 위한 오믹 접촉층(40)이 더 형성된다.
한편, 종래 TFT 기판의 활성층(38) 및 오믹 접촉층(40)은 비정질 실리콘(Amorphous Silicon)을 이용하여 도 2에 도시된 구조와 같은 구조로 형성하거나 또는 결정질 실리콘(Crystaline Silicon)을 이용하여 형성하였으나, 최근에는 ZnO를 이용하여 활성층(38) 및 오믹 접촉층(40)을 형성하고자 하는 연구가 활발히 진행되고 있다.
이 ZnO를 이용한 활성층(38) 및 오믹 접촉층(40)의 형성은 주로 150℃가 넘는 고온에서 ZnO를 증착한 후 포토리쏘그리피 공정과 식각 공정으로 패터닝하여 활성층(38) 및 오믹 접촉층(40)을 형성하는데, 이는 도 3에 도시된 바와 같이 고온에 서 그 결정성이 향상되는 ZnO의 특성 때문이다. 여기서, ZnO의 결정화 정도는 회절 각도가 34.5°에서 피크 값을 가지며, 그 분산이 적을 때가 가장 좋다.
그러나, 150℃ 이상의 온도에서 ZnO막을 증착한다 하더라도 증착된 ZnO막은 그 결정성은 향상될 수 있으나, 고른 결정성을 띄지는 못한다. 이는 ZnO막이 결정화를 위하여 성장되는 과정에서 도 4에 도시된 바와 같은 형상으로 성장하기 때문이다.
도 4를 참조하면, ZnO막은 성장할 때 역 삼각형의 형상으로 성장하며 이에 따라, ZnO막은 상부에는 결정질 ZnO막의 분포가 높고 중앙에는 결정질 ZnO막과 비결정질 ZnO막이 섞여 있으며, 하부에는 비결정질 ZnO막의 분포가 높은 형상으로 결정화된다.
이와 같은 형상으로 결정화된 ZnO막을 포토리쏘그래피 공정과 습식 식각 공정으로 패터닝하게 되면 비결정질 ZnO막이 결정질 ZnO막과 비교하여 과식각되는 물리적인 특성에 의하여 ZnO를 이용한 활성층(38) 및 오믹 접촉층(40)은 도 5에 도시된 바와 같이 역 테퍼(Taper) 형상으로 패터닝된다.
이러한 역 테퍼 형상의 활성층(38) 및 오믹 접촉층(40) 위에 소스 및 드레인 전극(34, 36)을 형성하게 되면 소스 및 드레인 전극(34, 36)은 도 6에 도시된 바와 같이 역 테퍼 형상의 활성층(38) 및 오믹 접촉층(40)에 의하여 단선된다. 이 소스 및 드레인 전극(34, 36)의 단선은 역 테퍼 형상의 구조물 즉, ZnO를 이용한 활성층(38) 및 오믹 접촉층(40) 위에 소스 및 드레인 전극(34, 36)을 형성하기 위하여 전극 물질을 도포하는 경우 자연스럽게 나타나는 현상이다.
따라서, 종래의 ZnO를 이용하여 활성층(38) 및 오믹 접촉층(40)을 형성하는 박막 트랜지스터 기판은 역 테퍼 형상의 활성층(38) 및 오믹 접촉층(40)에 의하여소스 및 드레인 전극(34, 36)이 단선됨으로써 불량이 유발되어 그 수율이 저하되는 단점이 있다.
따라서, 본 발명의 목적은 소스 및 드레인 전극의 단선을 방지하여 수율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 하부 기판 위에 게이트 라인 및 상기 게이트 라인과 접속되는 게이트 전극을 형성하는 단계와; 상기 게이트 라인 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 150℃ 이하의 온도에서 상기 게이트 절연막 위에 적어도 하나의 ZnO막을 전면 증착하는 단계와; 상기 적어도 하나의 ZnO막을 패터닝하여 박막 트랜지스터의 반도체층을 형성하는 단계와; 상기 박막 트랜지스터의 채널을 사이에 두고 분리된 소스 전극 및 드레인 전극과 상기 소스 전극과 접속되며 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계와; 상기 드레인 전극을 노출시키는 드레인 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 드레인 접촉홀을 통하여 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.
상기 박막 트랜지스터의 반도체층을 형성하는 단계는, 상기 박막 트랜지스터의 반도체층을 150℃ 이상의 온도로 열처리하는 단계를 더 포함한다.
상기 박막 트랜지스터의 반도체층을 열처리하는 온도는 150℃ 이상 1000℃ 이하이다.
상기 박막 트랜지스터의 반도체층을 열처리하는 온도는 800℃ 이상 1000℃ 이하이다.
상기 적어도 하나의 ZnO막을 전면 증착하는 단계는, 불순물이 도핑되지 않은 ZnO막을 150℃ 이하의 온도에서 증착하는 단계와; 불순물이 도핑된 ZnO막을 150℃ 이하의 온도에서 증착하는 단계를 포함한다.
불순물이 도핑되지 않은 ZnO막은 상기 박막 트랜지스터의 활성층을 형성하며, 불순물이 도핑된 ZnO막은 상기 박막 트랜지스터의 오믹 접촉층을 형성한다.
상기 박막 트랜지스터의 활성층 및 상기 박막 트랜지스터의 오믹 접촉층은 정 테퍼 형상을 가진다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 7a 내지 도 8c를 참조하여 상세하게 설명하기로 한다.
도 7a를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 하부 기판(101) 위에 게이트 라인 및 게이트 전극(132)이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 위에 스퍼터링 방법 등의 증착 방법 을 이용하여 게이트 금속층을 전면 형성한 후 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층을 패터닝함으로써 게이트 라인 및 게이트 전극(132)이 형성된다. 여기서, 게이트 금속층의 재료로는 Al, Al/Nd을 포함하는 알루미늄계 금속 등이 주로 이용된다.
이어서, 게이트 라인 및 게이트 전극(132)이 형성된 하부 기판(101) 위에 도 7b에 도시된 바와 같이 게이트 절연막(106)과, 정 테퍼 형상의 활성층(138) 및 오믹 접촉층(140)이 형성된다.
이를 상세히 설명하면, 게이트 절연막(106) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 150℃ 이하의 온도로 제1 ZnO막 및 제2 ZnO막을 순차적으로 형성한다. 그 후, 포토리쏘그래피 공정과 습식 식각 공정으로 제1 ZnO막 및 제2 ZnO막을 패터닝함으로써 정 테퍼 형상의 활성층(138) 및 오믹 접촉층(140)을 형성한다. 여기서, 활성층(138) 및 오믹 접촉층(140)은 150℃ 이상 1000℃ 이하의 온도에서 열처리되며, 바람직하게는 800℃ 이상 1000℃ 이하의 온도에서 열처리된다. 이에 따라, 활성층(138) 및 오믹 접촉층(140)은 고온에서 성장하여 결정화됨에 따라 소자의 특성이 향상된다. 여기서, 제1 ZnO막의 재료로는 불순물이 도핑되지 않은 ZnO가 이용되며, 제2 ZnO막의 재료로는 불순물이 도핑된 ZnO가 이용된다.
그런 다음, 활성층(138) 및 오믹 접촉층(140)이 형성된 하부 기판(101) 위에 도 7c에 도시된 바와 같이 소스 전극(134) 및 드레인 전극(140)이 형성된다.
이를 상세히 설명하면, 활성층(138) 및 오믹 접촉층(140)이 형성된 하부 기판(101) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 소스 및 드레인 금속층이 형 성된다. 그 후, 포토리쏘그래피 공정과 습식 식각 공정으로 소스 및 드레인 금속층을 패터닝함으로써 소스 전극(134) 및 드레인 전극(136)이 형성된다. 이어서, TFT의 채널부의 소스 전극(134) 및 드레인 전극(136)과 오믹 접촉층(140)을 식각 공정으로 제거하여 TFT의 채널부의 활성층(138)이 노출되어 TFT의 채널이 형성된다. 여기서, 소스 및 드레인 금속층의 재료로는 Cr, Mo, MoW, Al/Cr, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다.
이후, 소스 전극(134) 및 드레인 전극(136)이 형성된 하부 기판(101) 위에 절연물질이 전면 형성됨으로써 도 7d에 도시된 바와 같이 보호막(150)이 형성된다. 이 보호막(150)에는 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 드레인 전극(136)을 노출시키는 드레인 접촉홀(148)이 형성된다.
그리고, 보호막(150)이 형성된 하부 기판(101) 위에는 도 7e에 도시된 바와 같이 화소 전극(122)이 형성된다.
이를 상세히 설명하면, 보호막(150)이 형성된 하부 기판(101) 위에 스퍼터링 등의 증착방법을 통해 투명 금속막이 형성된다. 그 후, 포토리쏘그래피 공정과 식각 공정으로 투명 금속막을 패터닝함으로써 화소 전극(122)이 형성된다. 화소 전극(122)은 드레인 접촉홀(148)을 통하여 노출된 드레인 전극(136)과 접촉된다. 여기서, 투명 금속막의 재료로는 ITO(Induim Tin Oxide), TO(Tin Oxide), ITZO(Induim Tin Zinc Oxide) 및 IZO(Induim Zinc Oxide) 등이 이용된다.
도 8a 내지 도 8c는 ZnO를 이용한 반도체층의 제조방법을 단계적으로 자세히 나타내는 단면도이다.
도 8a를 참조하면, 본 발명의 반도체층의 형성은 게이트 절연막(106) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 150℃ 이하의 온도로 제1 ZnO막(138a) 및 제2 ZnO막(140a)이 순차적으로 형성된다. 이때, 순차적으로 형성된 제1 ZnO막(138a) 및 제2 ZnO막(140a)은 150℃ 이하의 온도에서 증착됨에 따라 비결정질의 형상(도 3 참조)으로 증착된다.
이어서, 비결정질의 형상을 가지는 제1 ZnO막(138a) 및 제2 ZnO막(140a) 위에 포토레지스트막을 전면 형성한 후 포토리쏘그래피 공정 및 습식 식각 공정으로 제1 ZnO막(138a) 및 제2 ZnO막(140a)을 패터닝하여 도 8b에 도시된 바와 같이 활성층(138b) 및 오믹 접촉층(140b)을 형성한다. 이 활성층(138b) 및 오믹 접촉층(140b)은 150℃ 이하의 온도에서 증착됨에 따라 그 결정 상태가 상부, 중앙 및 하부에 상관없이 비결정질 형상으로 상부, 중앙 및 하부가 모두 동일하게 식각됨에 따라 활성층(138b) 및 오믹 접촉층(140b)은 정 테퍼의 형상으로 패터닝된다.
그런 다음, 제1 ZnO 패턴(138b) 및 제2 ZnO 패턴(140b)은 150℃ 이상 1000℃ 이하의 온도로 열처리되며, 바람직하게는 800℃ 이상 1000℃ 이하의 온도에서 열처리된다. 이에 따라, 활성층(138) 및 오믹 접촉층(140)은 고온에서 성장하여 결정화(도 3 참조)됨에 따라 소자의 특성이 향상된다.
이와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 ZnO막을 150℃ 이하의 온도에서 증착함에 따라 ZnO막의 결정 상태가 상부, 중앙 및 하부에 상관없이 비결정질 형상으로 상부, 중앙 및 하부가 모두 동일하게 식각된다. 따라서, 활성층 및 오믹 접촉층이 역 테퍼 형상으로 패터닝되는 것을 방지할 수 있으며 이에 따라, 소스 및 드레인 전극의 단선을 방지할 수 있다. 이 결과, 본 발명의 박막 트랜지스터 기판의 제조방법은 소스 및 드레인 전극의 단선을 방지함으로써 박막 트랜지스터 기판의 수율을 향상시킬 수 있다.
또한, 본 발명의 박막 트랜지스터 기판의 제조방법은 패터닝된 활성층 및 오믹 접촉층을 150℃ 이상의 온도로 열처리하여 활성층 및 오믹 접촉층을 결정화함으로써 소자 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 ZnO막을 150℃ 이하의 온도에서 증착함에 따라 활성층 및 오믹 접촉층이 역 테퍼 형상으로 패터닝되는 것을 방지할 수 있으며 이에 따라, 소스 및 드레인 전극의 단선을 방지할 수 있다. 이 결과, 본 발명의 박막 트랜지스터 기판의 제조방법은 소스 및 드레인 전극의 단선을 방지함으로써 박막 트랜지스터 기판의 수율을 향상시킬 수 있다.
또한, 본 발명의 박막 트랜지스터 기판의 제조방법은 패터닝된 활성층 및 오믹 접촉층을 150℃ 이상의 온도로 열처리하여 활성층 및 오믹 접촉층을 결정화함으로써 소자 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (7)
- 하부 기판 위에 게이트 라인 및 상기 게이트 라인과 접속되는 게이트 전극을 형성하는 단계와;상기 게이트 라인 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;150℃ 이하의 온도에서 상기 게이트 절연막 위에 적어도 하나의 ZnO막을 전면 증착하는 단계와;상기 적어도 하나의 ZnO막을 패터닝하여 박막 트랜지스터의 반도체층을 형성하는 단계와;상기 박막 트랜지스터의 채널을 사이에 두고 분리된 소스 전극 및 드레인 전극과 상기 소스 전극과 접속되며 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계와;상기 드레인 전극을 노출시키는 드레인 접촉홀을 가지는 보호막을 형성하는 단계와;상기 드레인 접촉홀을 통하여 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 1 항에 있어서,상기 박막 트랜지스터의 반도체층을 형성하는 단계는,상기 박막 트랜지스터의 반도체층을 150℃ 이상의 온도로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 2 항에 있어서,상기 박막 트랜지스터의 반도체층을 열처리하는 온도는 150℃ 이상 1000℃ 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 3 항에 있어서,상기 박막 트랜지스터의 반도체층을 열처리하는 온도는 800℃ 이상 1000℃ 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 1 항에 있어서,상기 적어도 하나의 ZnO막을 전면 증착하는 단계는,불순물이 도핑되지 않은 ZnO막을 150℃ 이하의 온도에서 증착하는 단계와;불순물이 도핑된 ZnO막을 150℃ 이하의 온도에서 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 5 항에 있어서,불순물이 도핑되지 않은 ZnO막은 상기 박막 트랜지스터의 활성층을 형성하며, 불순물이 도핑된 ZnO막은 상기 박막 트랜지스터의 오믹 접촉층을 형성하는 것 을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 박막 트랜지스터의 활성층 및 상기 박막 트랜지스터의 오믹 접촉층은 정 테퍼 형상을 가지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100094817A (ko) * | 2009-02-19 | 2010-08-27 | 엘지디스플레이 주식회사 | 어레이 기판의 제조방법 |
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| KR20200031587A (ko) * | 2008-07-31 | 2020-03-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
-
2005
- 2005-12-02 KR KR1020050117034A patent/KR20070057505A/ko not_active Application Discontinuation
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