KR20070057467A - Method and apparatus for optimizing replica delay in delay locked loop circuit - Google Patents

Method and apparatus for optimizing replica delay in delay locked loop circuit Download PDF

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KR20070057467A KR1020050116953A KR20050116953A KR20070057467A KR 20070057467 A KR20070057467 A KR 20070057467A KR 1020050116953 A KR1020050116953 A KR 1020050116953A KR 20050116953 A KR20050116953 A KR 20050116953A KR 20070057467 A KR20070057467 A KR 20070057467A
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신상웅
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삼성전자주식회사
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Abstract

A method and an apparatus for optimizing replica delay in a delay locked loop circuit are provided to improve synchronization characteristics with an external clock by comprising a replica delay circuit capable of detecting clock delay caused by noise and variation of a power supply voltage of an output driver. In a delay locked loop circuit(300) of a semiconductor memory device providing an internal clock to a data output driver(210), an internal clock generation circuit receives an external clock and generates the internal clock. A first replica delay circuit(311) uses a first power supply voltage, and delays the internal clock as much as prior delay of the data output driver. A second replica delay circuit(312) generates a replica delay clock by delaying an output of the first replica delay circuit as much as the delay of the data output driver and then feeds back the replica delay clock to a variable delay circuit, and uses a second power supply voltage of the data output driver as a power supply voltage.

Description

지연동기루프의 복사 지연 장치 및 방법{METHOD AND APPARATUS FOR OPTIMIZING REPLICA DELAY IN DELAY LOCKED LOOP CIRCUIT} Copy delay device and method of delayed synchronous loop {METHOD AND APPARATUS FOR OPTIMIZING REPLICA DELAY IN DELAY LOCKED LOOP CIRCUIT}

도 1은 종래 기술에 따른 복사 지연 회로를 포함하는 지연동기루프(DLL) 회로를 설명하는 블록도;1 is a block diagram illustrating a delay synchronization loop (DLL) circuit including a copy delay circuit according to the prior art;

도 2는 본 발명의 복사 지연 회로를 포함하는 지연동기루프(DLL) 회로를 설명하는 블록도.Fig. 2 is a block diagram illustrating a delay synchronization loop (DLL) circuit including the copy delay circuit of the present invention.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

100, 300 : 지연동기루프(DLL) 110 : 클록 입력 버퍼100, 300: delayed synchronization loop (DLL) 110: clock input buffer

120 : 가변 지연 회로120: variable delay circuit

130, 310 : 복사 지연 회로(Replica Delay Circuit)130, 310: Copy Delay Circuit

140 : 위상 검출기 150 : 저역 필터140: phase detector 150: low pass filter

200 : 클록 출력 버퍼 210 : 출력 드라이버200: clock output buffer 210: output driver

311 : 제 1 레플리카 회로 312 : 제 2 레플리카 회로311: first replica circuit 312: second replica circuit

313 : 레벨 쉬프터313: Level Shifter

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 지연동기루프(Delay Locked Loop : DLL)에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a delay locked loop (DLL) of a semiconductor memory device.

일반적으로, 컴퓨터(Computer)의 메인 메모리(Main Memory) 및 그래픽 메모리(Graphic Memory)로 사용되는 동기식 DRAM은 시스템(System)의 성능 향상을 위해 높은 대역폭(Bandwidth)이 요구된다. 이러한 요구조건을 만족시키기 위해서 DRAM이 동작하는 클록(Clock) 주파수를 증가시켜 대역폭을 증가시키고 있다. 한편, 100MHz 이상의 높은 주파수의 클록에 맞추어 메모리가 동작하기 위해서는 외부에서 입력된 시스템 클록(System Clock)과 내부 클록을 동기시켜 주는 지연동기루프(Delay Locked Loop : DLL) 회로가 반드시 필요하다. 지연동기루프(DLL)는 반도체 메모리 장치의 내부에서 시스템 클록에 대한 데이터 출력의 스큐(Skew)를 제거 또는 최소화한다. 이러한 동작을 통하여 지연동기루프는 외부 장치와 반도체 메모리 장치 간의 동기를 최적화시킨다. In general, a synchronous DRAM used as a main memory and a graphic memory of a computer requires a high bandwidth to improve performance of a system. To meet this requirement, the bandwidth is increased by increasing the clock frequency at which the DRAM operates. On the other hand, in order for a memory to operate at a high frequency clock of 100 MHz or higher, a delay locked loop (DLL) circuit for synchronizing an internal clock with a system clock inputted from the outside is essential. The delay synchronization loop DLL eliminates or minimizes skew of data output to the system clock inside the semiconductor memory device. Through this operation, the delay synchronization loop optimizes synchronization between the external device and the semiconductor memory device.

도 1은 일반적인 지연동기루프(100)와 동기된 내부 클록(INT_CLK)을 사용하는 출력 드라이버(210)를 간략히 보여주는 블록도이다. 도 1을 참조하면, 지연동기루프(100)는 외부로부터 입력되는 시스템 클록(SYS_CLK)을 지연이 조정된 내부 클록(INT_CLK)으로 생성하여 출력 드라이버(210)로 공급한다.1 is a block diagram schematically illustrating an output driver 210 using an internal clock INT_CLK synchronized with a general delay synchronization loop 100. Referring to FIG. 1, the delay synchronization loop 100 generates a system clock SYS_CLK, which is input from the outside, as an internal clock INT_CLK with a delay adjusted, and supplies it to the output driver 210.

클록 입력 버퍼(110)는 외부로부터 입력되는 시스템 클록(SYS_CLK)을 지연고정루프(100)의 내부로 입력받는다. The clock input buffer 110 receives the system clock SYS_CLK input from the outside into the delay locked loop 100.

가변 지연 회로(120)는 클록 입력 버퍼(110)로부터 전달되는 시스템 클록(SYS_CLK)을 출력 드라이버(210)까지의 클록 경로에 해당하는 지연 (d1+tSAC)만큼 을 보상하여 출력한다. 가변 지연 회로(120)는 시스템 클록(SYS_CLK)을 위상이 보상된 제 1 내부 클록(CLK1)으로 생성하여 각각 출력 드라이버(210)와 복사 지연 회로(130)로 전달한다. 여기서, 지연 (d1)은 상술한 클록 입력 버퍼(110)에서 발생되는 클록 지연을 의미한다. 지연 (tSAC)는 출력 드라이버(210)를 포함하는 데이터 출력 회로들에서 발생되는 클록 지연을 나타낸다. 따라서, 가변 지연 회로(120)는 메모리 장치 내부에서 발생되는 클록 지연에 따르는 데이터의 출력 지연을 보상하는 클록이 되도록 입력되는 시스템 클록(SYS_CLK)의 위상을 가변시킨다. The variable delay circuit 120 compensates and outputs the system clock SYS_CLK transmitted from the clock input buffer 110 by the delay d1 + tSAC corresponding to the clock path to the output driver 210. The variable delay circuit 120 generates the system clock SYS_CLK as the phase compensated first internal clock CLK1 and transmits the generated system clock SYS_CLK to the output driver 210 and the copy delay circuit 130, respectively. Here, the delay (d1) means a clock delay generated in the above-described clock input buffer 110. Delay tSAC represents the clock delay that occurs in data output circuits that include output driver 210. Accordingly, the variable delay circuit 120 varies the phase of the input system clock SYS_CLK to be a clock that compensates for an output delay of data according to a clock delay generated inside the memory device.

복사 지연 회로(130)는 상술한 가변 지연 회로(120)로부터 출력되는 제 1 내부 클록(CLK1)에 대해서 시스템 클록(SYS_CLK)이 출력 드라이버(210)를 구동하여 외부로 출력되기까지의 지연과 동일한 지연 시간을 갖도록 클록 경로를 복사한다. 따라서 복사 지연 회로(130)는 레플리카(Replica) 회로로 불리기도 한다. 복사 지연 회로(130)는 제 1 내부 클록(CLK1)을 (d1+tSAC)만큼 지연하여 상술한 가변 지연 회로(120)가 생성하는 제 1 내부 클록(CLK1)의 지연이 최적화될 수 있도록 한다. 만일 복사 지연 회로(130)가 상술한 클록 입력 버퍼(110)와 클록 출력 버퍼(200)와 출력 드라이버(210)의 지연을 적절히 복사하지 못하는 경우에는 가변 지연 회로(120)의 위상조정 동작을 최적화시키지 못하게 된다. 따라서 복사 지연 회로(130)의 지연시간(d1+tSAC)이 시스템 클록(SYS_CLK)이 입력되어 출력 드라이버(210)를 경유하여 출력되기까지의 지연과 최대한 동일할 때, 시스템 클록과 데이터 출력 간의 스큐(Skew)가 최소화된다. 복사 지연 회로(130)는 바람직하게는 시스템 클록(SYS_CLK)이 경유하게 되는 회로들인 클록 경로의 온도(Temperature), 공정 (Precess), 전압(Voltage) 등의 모든 조건(PVT Variation)이 고려되는 일명 복사(Replica) 회로이어야 한다. The copy delay circuit 130 is equal to the delay until the system clock SYS_CLK drives the output driver 210 to be output to the outside with respect to the first internal clock CLK1 output from the variable delay circuit 120 described above. Copy the clock path to have a delay. Accordingly, the copy delay circuit 130 may also be referred to as a replica circuit. The copy delay circuit 130 delays the first internal clock CLK1 by (d1 + tSAC) so that the delay of the first internal clock CLK1 generated by the variable delay circuit 120 described above may be optimized. If the copy delay circuit 130 does not properly copy the delays of the clock input buffer 110, the clock output buffer 200, and the output driver 210 described above, the phase delay operation of the variable delay circuit 120 may be optimized. You won't be allowed to. Therefore, when the delay time d1 + tSAC of the copy delay circuit 130 is as large as the delay from the input of the system clock SYS_CLK to the output via the output driver 210, the skew between the system clock and the data output. Skew is minimized. The radiation delay circuit 130 is a so-called one in which all conditions (PVT Variation) such as temperature, process, voltage, and the like of the clock path, which are circuits through which the system clock SYS_CLK is passed, are considered. It must be a replica circuit.

위상 검출기(Phase Detector)(140)는 복사 지연 회로(130)에 의해서 지연된 제 2 내부 클록(CLK2)과 클록 입력 버퍼(110)를 통해 입력된 시스템 클록(SYS_CLK) 간의 위상 차이를 검출하여 검출신호를 출력한다. 일반적으로 검출신호는 직류전압의 레벨 크기로 나타난다. 두 클록 신호 간의 위상차를 검출하고 검출된 위상의 크기차이를 전압의 크기로 출력하는 것은 공지의 기술이므로 상세한 설명은 생략하기로 한다. The phase detector 140 detects a phase difference between the second internal clock CLK2 delayed by the copy delay circuit 130 and the system clock SYS_CLK input through the clock input buffer 110 and detects the phase signal. Outputs In general, the detection signal is represented by the level of the DC voltage. Since detecting the phase difference between the two clock signals and outputting the magnitude difference of the detected phase as the magnitude of the voltage is well known, a detailed description thereof will be omitted.

저역 필터(LPF)(150)는 상술한 위상 검출기(150)로부터의 위상차를 나타내는 검출신호로부터 노이즈나 교류 성분을 제거하여 가변 지연 회로(120)로 전달한다. The low pass filter (LPF) 150 removes noise or an AC component from the detection signal indicating the phase difference from the phase detector 150 described above, and transmits the noise or alternating current component to the variable delay circuit 120.

클록 출력 버퍼(200)는 가변 지연 회로(120)에 의해서 지연보상된 제 1 내부 클록(CLK1)을 후술하게 되는 출력 드라이버(210)로 전달한다.The clock output buffer 200 transfers the first internal clock CLK1 delayed by the variable delay circuit 120 to the output driver 210 which will be described later.

출력 드라이버(210)는 가변 지연 회로(120)에 의해서 지연조정된 내부 클록(INT_CLK)에 동기하여 셀 어레이에서 감지증폭된 셀 데이터(CELL_DATA)를 메모리 장치의 외부로 출력한다. 출력 드라이버(210)는 특히 메모리 장치 내의 타 구성들과는 달리 제 2 전원전압(VDDQ)을 전원으로 사용한다. 이는 출력 드라이버(210)가 인쇄회로기판(PCB) 상의 메모리 칩들 및 메모리 컨트롤러 등과 연결되기 때문에 칩 내의 나머지 구성들보다 상대적으로 큰 출력 로드(Load)를 갖기 때문이다. 따라서 별도의 전원을 공급받도록 회로를 구성하여 큰 출력 로드 등에 의한 노이즈가 메모리 장치의 내부 동작에 미치는 영향을 최소화하고 있다. 출력 드라이버(210)는 제 2 전원전압(VDDQ)을 공급받아 이미 지연조정된 내부 클록(INT_CLK)에 구동되어 셀 데이터를 외부로 출력한다.The output driver 210 outputs the cell data CELL_DATA sensed and amplified in the cell array to the outside of the memory device in synchronization with the internal clock INT_CLK delayed by the variable delay circuit 120. The output driver 210 uses the second power supply voltage VDDQ as a power source, unlike other components in the memory device. This is because the output driver 210 has a relatively larger output load than the remaining components in the chip because the output driver 210 is connected to the memory chips and the memory controller on the PCB. Therefore, the circuit is configured to receive a separate power supply to minimize the influence of noise caused by a large output load on the internal operation of the memory device. The output driver 210 receives the second power supply voltage VDDQ and is driven by the delayed internal clock INT_CLK to output cell data to the outside.

상술한 메모리 장치는 지연동기루프(100)로부터 위상이 조정된 내부 클록(INT_CLK)을 공급받아 셀 데이터(CELL_DATA)를 출력하는 출력 드라이버(210)를 통하여 시스템 클록(SYS_CLK)에 최적화된 동기 특성을 가질 수 있다. 그러나 상술한 제 2 전원전압(VDDQ)은 데이터의 출력 드라이버(210)에만 공급되는 전원이기 때문에, 전압 레벨을 제 1 전원전압(VDD)과 달리할 수 있다. 만일, 제 1 전원전압(VDD)보다 전압레벨이 감소된 제 2 전원전압(VDDQ)을 사용하게 되는 경우에는 전원전압의 전환에 따르는 내부 클록의 지연(tSAC)도 달라질 수 있을 것이다. 그러나 복사 지연 회로(130)는 이러한 전원의 레벨변화에 따르는 경우에 발생하는 지연을 반영할 수 없다. 이는 복사 지연 회로(130)가 제 1 전원전압(VDD)만을 전원전압으로 사용하기 때문이다. 따라서 전원전압의 레벨 차이에서 파생되는 출력 드라이버(210)의 지연 (tSAC)는 복사 지연 회로(130)에서 적절하게 복사하지 못하게 되고, 이는 지연동기루프(100)의 바람직하지 못한 위상 에러를 야기할 수 있다. The above-described memory device receives the internal clock INT_CLK whose phase is adjusted from the delay synchronization loop 100 and outputs the cell data CELL_DATA to output the cell data CELL_DATA, thereby providing a synchronization characteristic optimized for the system clock SYS_CLK. Can have However, since the second power supply voltage VDDQ is a power supply only to the output driver 210 of data, the voltage level may be different from that of the first power supply voltage VDD. If the second power supply voltage VDDQ having a lower voltage level than the first power supply voltage VDD is used, the delay tSAC of the internal clock according to the switching of the power supply voltage may also vary. However, the copy delay circuit 130 may not reflect the delay that occurs when the power supply level is changed. This is because the copy delay circuit 130 uses only the first power supply voltage VDD as the power supply voltage. Therefore, the delay tSAC of the output driver 210 derived from the level difference of the power supply voltage may not be properly copied in the copy delay circuit 130, which may cause an undesirable phase error of the delay synchronization loop 100. Can be.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 데이터 출력 드라이버의 전원전압 레벨 변동 및 전환에 대응할 수 있는 지연동기루프(DLL)의 복사 지연 회로(Replica Delay Circuit)를 제공하는 데 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a replica delay circuit of a delay synchronization loop (DLL) that can cope with fluctuations and switching of a power supply voltage level of a data output driver. There is.

본 발명의 다른 목적은 데이터 출력 드라이버의 전원전압의 변화에 따른 지연 크기를 반영할 수 있는 복사 지연 방법을 제공하는 데 있다.Another object of the present invention is to provide a copy delay method capable of reflecting a delay amount according to a change in a power supply voltage of a data output driver.

상술한 제반 목적을 달성하기 위한 본 발명의 데이터 출력 드라이버에 내부 클록을 제공하는 반도체 메모리 장치의 지연동기루프 회로는, 외부 클록을 입력받아 상기 내부 클록으로 발생하는 내부 클록 발생 회로; 제 1 전원 전압을 사용하며, 상기 내부 클록을 상기 데이터 출력 드라이버의 이전까지의 지연만큼 지연하는 제 1 복사 지연 회로; 상기 제 1 복사 지연 회로의 출력을 상기 데이터 출력 드라이버의 지연만큼 지연하여 복사 지연 클록으로 생성하여 상기 가변 지연 회로로 피드백하되, 상기 데이터 출력 드라이버의 전원인 제 2 전원 전압을 전원으로 사용하는 제 2 복사 지연 회로를 포함한다.A delay synchronization loop circuit of a semiconductor memory device for providing an internal clock to a data output driver of the present invention for achieving the above object includes: an internal clock generation circuit configured to receive an external clock and generate the internal clock; A first copy delay circuit that uses a first power supply voltage and delays the internal clock by a delay until the data output driver; A second delaying output of the first copy delay circuit by a delay of the data output driver to generate a copy delay clock and feeding it back to the variable delay circuit, wherein a second power supply voltage that is a power supply of the data output driver is used as a power source; A copy delay circuit.

바람직한 실시예에 있어서, 상기 복사 지연 클록의 레벨을 상기 제 1 전압에 대응하는 레벨로 변환하여 상기 가변 지연 회로로 피드백하는 레벨 변환 회로를 더 포함한다.In a preferred embodiment, the method further comprises a level converting circuit converting the level of the copy delay clock into a level corresponding to the first voltage and feeding back the variable delay circuit.

바람직한 실시예에 있어서, 상기 제 1 전원 전압과 상기 제 2 전원 전압은 반도체 메모리 장치의 외부로부터 각각 별도로 공급받는 상호 독립적인 전원인 것을 특징으로 한다.In an exemplary embodiment, the first power supply voltage and the second power supply voltage may be mutually independent power supplies separately supplied from the outside of the semiconductor memory device.

바람직한 실시예에 있어서, 상기 내부 클록 생성 회로는, 상기 외부 클록과 상기 복사 지연 클록 간의 위상 에러를 검출하여 출력하는 위상 검출기; 상기 위상 에러의 교류 성분을 제거하여 제어 신호로 출력하는 저역 필터; 상기 제어 신호에 응답하여 상기 외부 클록의 위상을 조정하여 상기 내부 클록으로 출력하는 가변 지연 회로를 포함한다.In an exemplary embodiment, the internal clock generation circuit comprises: a phase detector for detecting and outputting a phase error between the external clock and the copy delay clock; A low pass filter which removes the AC component of the phase error and outputs it as a control signal; And a variable delay circuit for adjusting the phase of the external clock and outputting the internal clock in response to the control signal.

바람직한 실시예에 있어서, 상기 내부 클록 생성 회로는 제 1 전원 전압으로 구동된다.In a preferred embodiment, the internal clock generation circuit is driven with a first power supply voltage.

상술한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 드라이버로 내부 클록을 제공하는 지연동기루프 회로의 복사 지연 회로는, 제 1 전원 전압을 사용하며, 상기 내부 클록을 상기 데이터 출력 드라이버의 이전까지의 지연만큼 지연하는 제 1 복사 지연 회로; 상기 제 1 복사 지연 회로의 출력을 상기 데이터 출력 드라이버의 지연만큼 지연하되, 상기 데이터 출력 드라이버의 전원인 제 2 전원 전압을 전원으로 사용하는 제 2 복사 지연 회로; 상기 제 2 복사 지연 회로의 출력을 상기 제 1 전원 전압의 레벨에 대응하는 레벨 크기로 변환하는 레벨 변환 회로를 포함한다.A copy delay circuit of a delayed synchronization loop circuit for providing an internal clock to a data output driver of a semiconductor memory device of the present invention for achieving the above object uses a first power supply voltage, and converts the internal clock into the data output driver. A first copy delay circuit that delays by a delay until the previous; A second copy delay circuit for delaying the output of the first copy delay circuit by the delay of the data output driver and using a second power supply voltage that is a power source of the data output driver; And a level conversion circuit for converting the output of the second radiation delay circuit into a level magnitude corresponding to the level of the first power supply voltage.

바람직한 실시예에 있어서, 상기 제 1 전원 전압과 상기 제 2 전원 전압은 상기 반도체 메모리 장치의 외부로부터 각각 별도로 공급받는 상호 독립적인 전원인 것을 특징으로 한다.In an exemplary embodiment, the first power supply voltage and the second power supply voltage may be mutually independent power supplies separately supplied from the outside of the semiconductor memory device.

상술한 제반 목적을 달성하기 위한 본 발명의 외부 클록에 동기되는 내부 클록을 데이터 출력 드라이버로 공급하는 지연동기루프 회로의 복사 지연(Replica Delay) 방법은, 상기 외부 클록에 상기 데이터 출력 드라이버의 출력 데이터를 동기하기 위한 내부 클록을 생성하는 단계와; 상기 내부 클록을 제 1 전원 전압을 전원으로 하는 클록 경로를 복사한 제 1 지연 회로로 지연하는 단계; 상기 제 1 지연회로의 출력에 대해서 제 2 전압을 전원으로 하는 클록 경로를 복사한 제 2 지연 회로로 지연하는 단계; 상기 제 2 지연 회로의 출력을 상기 제 1 전원에 대응하는 레벨로 변환하여 복사 지연 클록으로 생성하는 레벨 변환 단계를 포함한다.A replica delay method of a delayed synchronization loop circuit for supplying an internal clock synchronized with an external clock of the present invention to a data output driver for achieving the above object includes output data of the data output driver to the external clock. Generating an internal clock for synchronizing the clocks; Delaying the internal clock to a first delay circuit copied from a clock path using a first power supply voltage as a power source; Delaying the output of the first delay circuit to a second delay circuit that has copied a clock path using a second voltage as a power source; And converting an output of the second delay circuit into a level corresponding to the first power supply to generate a copy delay clock.

바람직한 실시예에 있어서, 상기 제 1 지연 회로는 상기 제 1 전원 전압을 전원으로 공급받는다.In a preferred embodiment, the first delay circuit is supplied with the first power supply voltage.

바람직한 실시예에 있어서, 상기 제 2 지연회로는 상기 제 2 전원 전압을 전원으로 공급받는다. In a preferred embodiment, the second delay circuit is supplied with the second power supply voltage.

바람직한 실시예에 있어서, 상기 내부 클록을 생성하는 단계는, 상기 복사 지연 클록과 상기 외부 클록 간의 위상 차이를 참조하여 상기 외부 클록을 가변적으로 지연하여 내부 클록으로 생성한다.In an exemplary embodiment, the generating of the internal clock may variably delay the external clock to generate an internal clock by referring to a phase difference between the copy delay clock and the external clock.

이상의 본 발명에 따른 구성과 방법에 따르면, 데이터 출력 드라이버의 전원의 전환 및 그 변동에 따른 클록의 지연 변화를 지연동기루프의 복사 지연 회로가 정밀하게 감지할 수 있고, 이를 내부 클록의 생성에 참조할 수 있는 장치 및 방법이 제공된다.According to the configuration and method according to the present invention, the delay delay loop copy delay circuit can accurately detect the delay change of the clock due to the switching of the power supply of the data output driver and the variation thereof, which is referred to the generation of the internal clock. An apparatus and method are provided.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 실시예를 보여주는 블록도이다. 여기서, 앞서 도시된 도 1에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다. 도 2를 참조하면, 본 발명에 따른 지연동기루프(300)의 복사 지연 회로(310)는 출력 드라이버(210)의 제 2 전원전압(VDDQ)의 변화에 의한 지연 시간의 변화를 효과적으로 복사할 수 있다. 이러한 동작을 위하여 본 발명이 복사 지연 회로(310)는 제 1 레플 리카 회로(311)와 제 2 레플리카 회로(312) 및 레벨 쉬프터(313)를 포함한다.2 is a block diagram illustrating an embodiment of the invention. Here, the same reference numerals as in FIG. 1 shown above indicate the same members having the same function. Referring to FIG. 2, the copy delay circuit 310 of the delay synchronization loop 300 according to the present invention can effectively copy a change in delay time caused by a change in the second power supply voltage VDDQ of the output driver 210. have. For this operation, the radiation delay circuit 310 of the present invention includes a first replica circuit 311, a second replica circuit 312, and a level shifter 313.

제 1 레플리카 회로(311)는 제 1 전원전압(VDD)에 의해서 구동되는 클록 경로를 복사한다. 따라서, 제 1 레플리카 회로(311)는 상술한 클록 입력 버퍼(110)와 클록 출력 버퍼(200)에 의한 지연을 복사하는 회로일 수 있다. 그러나 제 1 레플리카 회로(311)의 지연 시간은 이에 국한되지 않으며, 시스템 클록(SYS_CLK)이 입력되어 출력 드라이버(210)를 통해서 출력되기까지의 클록 경로 중 제 1 전원전압(VDD)에 의해서 구동되는 모든 회로들과 클록 전달 라인에서의 지연까지 고려되어야할 것이다.The first replica circuit 311 copies the clock path driven by the first power supply voltage VDD. Therefore, the first replica circuit 311 may be a circuit for copying the delay caused by the clock input buffer 110 and the clock output buffer 200 described above. However, the delay time of the first replica circuit 311 is not limited thereto, and the delay time of the first replica circuit 311 is driven by the first power supply voltage VDD of the clock path from which the system clock SYS_CLK is input and output through the output driver 210. Delays in all circuits and clock delivery lines will have to be taken into account.

제 2 레플리카 회로(312)는 제 2 전원전압(VDDQ)에 의해서 구동되는 클록의 경로를 복사한다. 통상적으로 메모리 장치 내에서 제 2 전원전압(VDDQ)을 전원으로 하는 구성은 출력 드라이버(210) 뿐이다. 따라서, 제 2 레플리카 회로(312)는 출력 드라이버(210)에서 발생하는 내부 클록의 지연을 반영하여 위상 검출기(140)가 참조하도록 한다. 특히 제 2 전원전압(VDDQ)이 제 1 전원전압(VDD)과는 다른 레벨인 경우에는 다른 레벨의 전원의 사용에 따른 지연의 차이를 제 2 레플리카 회로(312)는 검출할 수 있다. 이는 출력 드라이버(210)의 전원과 동일한 제 2 전원전압을 제 2 레플리카 회로(312)의 전원으로 설정함으로 가능하다. 따라서, 전원전압의 레벨 차이에 따른 클록 지연을 정확하게 검출하여 피드백할 수 있다.The second replica circuit 312 copies the path of the clock driven by the second power supply voltage VDDQ. Typically, only the output driver 210 uses the second power supply voltage VDDQ as a power source in the memory device. Accordingly, the second replica circuit 312 may refer to the phase detector 140 by reflecting the delay of the internal clock generated by the output driver 210. In particular, when the second power supply voltage VDDQ is at a different level from the first power supply voltage VDD, the second replica circuit 312 may detect a difference in delay caused by the use of a power supply having a different level. This is possible by setting the same second power supply voltage as that of the output driver 210 as the power of the second replica circuit 312. Therefore, it is possible to accurately detect and feed back the clock delay caused by the level difference of the power supply voltage.

한편, 출력 드라이버(210)는 출력 측에 다른 칩들과의 접합 용량(Junction Capacitance)을 포함하는 큰 출력 부하(Load)를 가지기 때문에 상대적으로 큰 전력을 소비한다. 또한, 모든 출력 데이터 값들이 동시에 바뀌는 경우에는 출력 드라이 버(210)의 제 2 전원전압(VDDQ)은 큰 노이즈 성분을 포함하게 된다. 특히 제 2 전원전압(VDDQ)을 공급하는 전원 핀(또는 패드)의 기생 인덕턴스(Parasitic Inductance)에 의한 동시 스위칭 출력(Simultaneous Switching Output : SSO) 노이즈가 대표적이다. 이러한 노이즈에 의해 제 2 전원전압(VDDQ)의 레벨은 고정 값을 유지하지 못하고 변동된다. 결국, 제 2 레플리카 회로(312)는 제 2 전원전압(VDDQ)의 레벨 변동에 의한 클록 신호의 지연 변화(Delay Variation)를 검출(Detect)하여 위상 검출기(140)로 그 변동량을 전달한다. 그러나 일반적으로 출력 드라이버(210)는 큰 출력 부하를 가지기 때문에 그 사이즈가 타 구성에 비하여 크다. 따라서, 칩 내의 출력 드라이버(210)를 복사하는 제 2 레플리카 회로(312)의 사이즈도 상대적으로 커야 하지만, 이는 현실적이지 못하다. 바람직하게는, 제 2 레플리카 회로(312)는 그 사이즈를 축소하고도 출력 드라이버(210)와 동일한 제 2 전원전압(VDDQ)을 전원으로 공급받고, 동일한 지연 특성을 가지도록 설계되어야 한다.On the other hand, the output driver 210 consumes relatively large power because the output driver 210 has a large output load including a junction capacitance with other chips on the output side. In addition, when all output data values change at the same time, the second power supply voltage VDDQ of the output driver 210 includes a large noise component. In particular, the simultaneous switching output (SSO) noise due to parasitic inductance of the power supply pin (or pad) supplying the second power supply voltage VDDQ is representative. Due to such noise, the level of the second power supply voltage VDDQ does not maintain a fixed value and is changed. As a result, the second replica circuit 312 detects a delay variation of the clock signal due to the level variation of the second power supply voltage VDDQ, and transmits the variation amount to the phase detector 140. However, in general, since the output driver 210 has a large output load, its size is larger than other configurations. Thus, the size of the second replica circuit 312 that copies the output driver 210 in the chip must also be relatively large, but this is not practical. Preferably, the second replica circuit 312 should be designed to be supplied with the same second power supply voltage VDDQ as the output driver 210 while reducing its size, and to have the same delay characteristic.

레벨 쉬프터(Level Shifter)(313)는 상술한 제 2 레플리카 회로(312)의 전원전압 크기 변화에 의한 지연된 제 3 내부 클록(CLK3)의 레벨을 지연동기루프(300)의 타 구성들과 동일하게 전환한다. 만일 제 2 전원전압(VDDQ)의 레벨이 제 1 전원전압(VDD)의 레벨과 동일한 경우라면, 별도의 레벨의 전환을 할 필요가 없을 것이다. 그러나 제 1 전원전압(VDD)과 제 2 전원전압(VDDQ)이 서로 다른 레벨인 경우에는 레벨 쉬프터(313)를 통해서 피드백되는 제 3 내부 클록(CLK3)을 위상 검출기에 입력되는 외부 시스템 클록의 레벨과 동일하도록 전환해야 한다. The level shifter 313 sets the level of the delayed third internal clock CLK3 due to the change in the power supply voltage magnitude of the second replica circuit 312 as described above with the other configurations of the delay synchronization loop 300. Switch. If the level of the second power supply voltage VDDQ is the same as the level of the first power supply voltage VDD, it may not be necessary to switch a separate level. However, when the first power supply voltage VDD and the second power supply voltage VDDQ have different levels, the level of the external system clock inputted to the phase detector by the third internal clock CLK3 fed back through the level shifter 313. You should switch to the same as

상술한 제 1 레플리카 회로(311)와 제 2 레플리카 회로(312)와 레벨 쉬프터 (313)를 포함하는 복사 지연 회로(310)는 출력 드라이버(210)로 공급되는 제 2 전원전압(VDDQ)의 레벨 전환 및 노이즈에 의한 레벨 변동에 따르는 지연을 복사한다. 따라서, 본 발명에 따른 지연동기루프(300)는 제 2 전원전압(VDDQ)을 외부로부터 별도로 공급받는 출력 드라이버(210)에서의 클록 지연을 정확하게 검출하여, 그 지연을 내부 클록(INT_CLK)의 발생에 반영할 수 있다. 특히 저전력 설계를 고려하여 제 2 전원전압(VDDQ)이 낮아지는 경우 상술한 제 2 레플리카 회로(312)를 포함하는 복사 지연 회로(310)는 향상된 지연동기루프(DLL)의 성능을 보장한다.The above-described copy delay circuit 310 including the first replica circuit 311, the second replica circuit 312, and the level shifter 313 has a level of the second power supply voltage VDDQ supplied to the output driver 210. Copies delays caused by level fluctuations due to switching and noise. Therefore, the delay synchronization loop 300 according to the present invention accurately detects the clock delay in the output driver 210 which is separately supplied with the second power supply voltage VDDQ, and generates the delay in the internal clock INT_CLK. Can be reflected in. In particular, when the second power supply voltage VDDQ is lowered in consideration of a low power design, the copy delay circuit 310 including the second replica circuit 312 described above guarantees the performance of the improved delay synchronization loop DLL.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

상술한 바와 같이 본 발명에 따른 지연동기루프 회로는 출력 드라이버의 전원전압(VDDQ)의 변화 및 노이즈에 의해 야기되는 클록 지연을 검출할 수 있는 복사 지연 회로(Replica Delay Circuit)를 구비하여 외부 클록과의 동기 특성을 향상할 수 있다.  As described above, the delay lock loop according to the present invention includes a replica delay circuit capable of detecting a clock delay caused by a change in the power supply voltage VDDQ of the output driver and noise. It is possible to improve the synchronous characteristic of.

Claims (11)

데이터 출력 드라이버에 내부 클록을 제공하는 반도체 메모리 장치의 지연동기루프 회로에 있어서,A delay synchronization loop circuit of a semiconductor memory device for providing an internal clock to a data output driver, 외부 클록을 입력받아 상기 내부 클록으로 발생하는 내부 클록 발생 회로;An internal clock generation circuit configured to receive an external clock and generate the internal clock; 제 1 전원 전압을 사용하며, 상기 내부 클록을 상기 데이터 출력 드라이버의 이전까지의 지연만큼 지연하는 제 1 복사 지연 회로;A first copy delay circuit that uses a first power supply voltage and delays the internal clock by a delay until the data output driver; 상기 제 1 복사 지연 회로의 출력을 상기 데이터 출력 드라이버의 지연만큼 지연하여 복사 지연 클록으로 생성하여 상기 가변 지연 회로로 피드백하되, 상기 데이터 출력 드라이버의 전원인 제 2 전원 전압을 전원으로 사용하는 제 2 복사 지연 회로를 포함하는 지연동기루프 회로.A second delaying output of the first copy delay circuit by a delay of the data output driver to generate a copy delay clock and feeding it back to the variable delay circuit, wherein a second power supply voltage that is a power supply of the data output driver is used as a power source; A delayed synchronous loop circuit comprising a radiation delay circuit. 제 1 항에 있어서,The method of claim 1, 상기 복사 지연 클록의 레벨을 상기 제 1 전압에 대응하는 레벨로 변환하여 상기 가변 지연 회로로 피드백하는 레벨 변환 회로를 더 포함하는 지연동기루프 회로.And a level converting circuit converting the level of the copy delay clock into a level corresponding to the first voltage and feeding back to the variable delay circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전원 전압과 상기 제 2 전원 전압은 반도체 메모리 장치의 외부로부터 각각 별도로 공급받는 상호 독립적인 전원인 것을 특징으로 하는 지연동기루 프 회로. And the first power supply voltage and the second power supply voltage are independent power supplies separately supplied from the outside of the semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 내부 클록 생성 회로는, The internal clock generation circuit, 상기 외부 클록과 상기 복사 지연 클록 간의 위상 에러를 검출하여 출력하는 위상 검출기;A phase detector for detecting and outputting a phase error between the external clock and the copy delay clock; 상기 위상 에러의 교류 성분을 제거하여 제어 신호로 출력하는 저역 필터;A low pass filter which removes the AC component of the phase error and outputs it as a control signal; 상기 제어 신호에 응답하여 상기 외부 클록의 위상을 조정하여 상기 내부 클록으로 출력하는 가변 지연 회로를 포함하는 지연동기루프 회로.And a variable delay circuit for adjusting the phase of the external clock and outputting the internal clock in response to the control signal. 제 4 항에 있어서, The method of claim 4, wherein 상기 내부 클록 생성 회로는 제 1 전원 전압으로 구동되는 것을 특징으로 하는 지연동기루프 회로. And the internal clock generation circuit is driven with a first power supply voltage. 반도체 메모리 장치의 데이터 출력 드라이버로 내부 클록을 제공하는 지연동기루프 회로의 복사 지연 회로에 있어서,A copy delay circuit of a delay synchronization loop circuit for providing an internal clock to a data output driver of a semiconductor memory device, 제 1 전원 전압을 사용하며, 상기 내부 클록을 상기 데이터 출력 드라이버의 이전까지의 지연만큼 지연하는 제 1 복사 지연 회로;A first copy delay circuit that uses a first power supply voltage and delays the internal clock by a delay until the data output driver; 상기 제 1 복사 지연 회로의 출력을 상기 데이터 출력 드라이버의 지연만큼 지연하되, 상기 데이터 출력 드라이버의 전원인 제 2 전원 전압을 전원으로 사용하 는 제 2 복사 지연 회로;A second copy delay circuit for delaying the output of the first copy delay circuit by the delay of the data output driver and using a second power supply voltage that is a power supply of the data output driver; 상기 제 2 복사 지연 회로의 출력을 상기 제 1 전원 전압의 레벨에 대응하는 레벨 크기로 변환하는 레벨 변환 회로를 포함하는 지연동기루프 회로의 복사 지연 회로.And a level conversion circuit for converting the output of said second copy delay circuit to a level magnitude corresponding to the level of said first power supply voltage. 제 6 항에 있어서,The method of claim 6, 상기 제 1 전원 전압과 상기 제 2 전원 전압은 상기 반도체 메모리 장치의 외부로부터 각각 별도로 공급받는 상호 독립적인 전원인 것을 특징으로 하는 지연동기루프 회로의 복사 지연 회로. And the first power supply voltage and the second power supply voltage are mutually independent power supplies separately supplied from the outside of the semiconductor memory device. 외부 클록에 동기되는 내부 클록을 데이터 출력 드라이버로 공급하는 지연동기루프 회로의 복사 지연(Replica Delay) 방법에 있어서,In the replica delay method of a delay synchronization loop circuit for supplying an internal clock synchronized with an external clock to a data output driver, 상기 외부 클록에 상기 데이터 출력 드라이버의 출력 데이터를 동기하기 위한 내부 클록을 생성하는 단계와;Generating an internal clock for synchronizing output data of the data output driver to the external clock; 상기 내부 클록을 제 1 전원 전압을 전원으로 하는 클록 경로를 복사한 제 1 지연 회로로 지연하는 단계;Delaying the internal clock to a first delay circuit copied from a clock path using a first power supply voltage as a power source; 상기 제 1 지연회로의 출력에 대해서 제 2 전압을 전원으로 하는 클록 경로를 복사한 제 2 지연 회로로 지연하는 단계;Delaying the output of the first delay circuit to a second delay circuit that has copied a clock path using a second voltage as a power source; 상기 제 2 지연 회로의 출력을 상기 제 1 전원에 대응하는 레벨로 변환하여 복사 지연 클록으로 생성하는 레벨 변환 단계를 포함하는 지연동기루프 회로의 복 사 지연 방법.And a level conversion step of converting an output of the second delay circuit to a level corresponding to the first power supply to generate a copy delay clock. 제 8 항에 있어서,The method of claim 8, 상기 제 1 지연 회로는 상기 제 1 전원 전압을 전원으로 공급받는 지연동기루프의 복사 지연 방법.And the first delay circuit receives the first power supply voltage as a power source. 제 10 항에 있어서,The method of claim 10, 상기 제 2 지연회로는 상기 제 2 전원 전압을 전원으로 공급받는 지연동기루프의 복사 지연 방법.The second delay circuit is a copy delay method of a delay synchronization loop supplied with the second power supply voltage. 제 10 항에 있어서,The method of claim 10, 상기 내부 클록을 생성하는 단계는,Generating the internal clock, 상기 복사 지연 클록과 상기 외부 클록 간의 위상 차이를 참조하여 상기 외부 클록을 가변적으로 지연하여 내부 클록으로 생성하는 지연동기루프의 복사 지연 방법.And a delay delay loop variably delaying the external clock as an internal clock by referring to a phase difference between the copy delay clock and the external clock.
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