KR20070056882A - 디지털 방송 시스템 및 처리 방법 - Google Patents

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KR20070056882A
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Abstract

본 발명은 디지털 방송 시스템과 관련된 것으로서, 특히 본 발명은 인핸스드 데이터가 전송되는 데이터 영역의 특정 위치에 송/수신측에서 알고 있는 기 정의된 기지 데이터를 삽입하여 전송하고, 수신측에서는 상기 기지 데이터를 복조나 등화 과정에 이용함으로써, 채널 변화가 심하거나 노이즈에 약한 환경에서 수신 성능을 향상시킬 수 있다. 또한 본 발명은 인핸스드 데이터에 대해 추가적으로 부호화하여 전송함으로써, 채널의 잡음 및 고스트에 대한 성능을 더욱 개선할 수 있다.
패리티 위치, 기지 데이터, 인핸스드 데이터

Description

디지털 방송 시스템 및 처리 방법{Digital broadcasting system and processing method}
도 1은 본 발명에 따른 디지털 송신 시스템의 구성 블록도
도 2a는 본 발명에 따른 E-VSB 심볼 처리부의 일 실시예를 보인 블록도
도 2a는 본 발명에 따른 E-VSB 심볼 처리부의 다른 실시예를 보인 블록도
도 3a 내지 도 3c는 본 발명에 따른 인핸스드 데이터 바이트를 두 바이트로 확장하는 예들을 보인 도면
도 4a 내지 도 4c는 본 발명에 따른 인핸스드 데이터 바이트를 네 바이트로 확장하는 예들을 보인 도면
도 5는 본 발명에 따른 프리코더 바이패스부의 일 실시예를 보인 블록도
도 6a는 본 발명에 따른 트렐리스 부호기의 일 실시예를 보인 블록도
도 6b는 본 발명에 따른 상기 도 6a의 트렐리스 부호기의 메모리를 초기화하기 위한 입력 심볼의 예를 보인 도면
도 7은 본 발명에 따른 디지털 방송 수신 시스템의 일 실시예를 보인 전체 구성 블록도
도면의 주요부분에 대한 부호의 설명
101 : E-VSB 전처리부 102 : E-VSB 패킷 포맷터
103 : 패킷 다중화기 104 : 데이터 랜덤마이저
105 : 스케쥴러
106 : 리드 솔로몬 부호기/비체계적 리드 솔로몬 패리티 위치 홀더 삽입기
107 : 데이터 인터리버 108 : 바이트-심볼 변환기
109 : E-VSB 심볼 처리부 110 : 기지 데이터 발생부
111 : 심볼-바이트 변환기 112 : 비체계적 RS 부호기
113 : 트렐리스 부호기 114 : 프레임 다중화기
120 : 송신부
본 발명은 디지털 통신 시스템에 관한 것으로, 특히 VSB(Vestigial Side Band) 방식으로 변조하여 이를 송신하고 수신하는 디지털 방송 시스템, 및 처리 방법에 관한 것이다.
북미 및 국내에서 디지털 방송 표준으로 채택된 8T-VSB 전송방식은 MPEG 영상/음향 데이터의 전송을 위해 개발된 시스템이다. 그러나 요즈음 디지털 신호처리 기술이 급속도로 발전하고, 인터넷이 널리 사용됨에 따라서 디지털 가전과 컴퓨터 및 인터넷 등이 하나의 큰 틀에 통합되어 가는 추세이다. 따라서 사용자의 다양한 요구를 충족시키기 위해서는 디지털 방송 채널을 통하여 영상/음향 데이터에 더하여 각종 부가 데이터를 전송할 수 있는 시스템의 개발이 필요하다.
부가 데이터 방송의 일부 이용자는 간단한 형태의 실내 안테나가 부착된 PC 카드 혹은 포터블 기기를 이용하여 부가데이터방송을 사용할 것으로 예측되는데, 실내에서는 벽에 의한 차단과 근접 이동체의 영향으로 신호 세기가 크게 감소하고 반사파로 인한 고스트와 잡음의 영향으로 방송 수신 성능이 떨어지는 경우가 발생할 수 있다. 그런데 일반적인 영상/음향데이터와는 달리 부가 데이터 전송의 경우에는 보다 낮은 오류율을 가져야 한다. 영상/음향 데이터의 경우에는 사람의 눈과 귀가 감지하지 못하는 정도의 오류는 문제가 되지 않는 반면에, 부가데이터(예: 프로그램 실행 파일, 주식 정보 등)의 경우에는 한 비트의 오류가 발생해도 심각한 문제를 일으킬 수 있다. 따라서 채널에서 발생하는 고스트와 잡음에 더 강한 시스템의 개발이 필요하다.
부가 데이터의 전송은 통상 MPEG 영상/음향과 동일한 채널을 통해 시분할 방식으로 이루어 질 것이다. 그런데 디지털 방송이 시작된 이후로 시장에는 이미 MPEG 영상/음향만 수신하는 ATSC VSB 디지털 방송 수신기가 널리 보급되어 있는 상황이다. 따라서 MPEG 영상/음향과 동일한 채널로 전송되는 부가 데이터가 기존에 시장에 보급된 기존 ATSC VSB 전용 수신기에 아무런 영향을 주지 않아야 한다. 이와 같은 상황을 ATSC VSB 호환으로 정의하며, 부가데이터 방송 시스템은 ATSC VSB 시스템과 호환 가능한 시스템이어야 할 것이다. 상기 부가 데이터를 인핸스드 데이터 또는 EVSB 데이터라 하기도 한다.
또한 열악한 채널환경에서는 기존의 ATSC VSB 수신 시스템의 수신성능이 떨어질 수 있다. 특히 휴대용 및 이동수신기의 경우에는 채널변화 및 노이즈에 대한 강건성이 더욱 요구된다.
따라서 본 발명의 목적은 부가 데이터 전송에 적합하고 노이즈에 강한 새로운 디지털 방송 시스템을 제공하는데 있다.
본 발명의 다른 목적은 송/수신측에서 알고 있는 기지 데이터(Known data)를 데이터 구간의 소정 영역에 삽입하여 전송함으로써, 수신 성능을 향상시키는 방송 시스템, 처리 방법, 및 데이터 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 기지 데이터를 효율적으로 삽입하여 전송하기 위한 방송 시스템, 및 처리 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털 방송 처리 방법은,
(a) 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터의 위치를 결정하는 단계; 및
(b) 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치를 패리티 위치로 결정하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 디지털 방송 처리 방법은,
(a) 인핸스드 데이터와 기지 데이터 위치 홀더 중 적어도 하나를 포함하여 인핸스드 데이터 패킷을 구성하고, 연속하는 다수개의 인핸스드 데이터 패킷을 그룹화한 후 메인 데이터 패킷과 다중화하는 단계;
(b) 입력되는 인핸스드 데이터 패킷에 대해서 다수개의 RS 패리티 위치 홀더를 삽입한 후 데이터 인터리빙을 수행하는 단계;
(c) 상기 데이터 인터리빙되어 출력되는 인핸스드 데이터 패킷 내 인핸스드 데이터에 대해서만 추가의 부호화를 수행하고, 그 외의 데이터는 추가의 부호화를 수행하지 않고 출력하는 단계를 포함하여 이루어지며,
상기 다수개의 RS 패리티 위치 홀더는 상기 (b) 단계의 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치로 결정되는 것을 특징으로 한다.
본 발명에 따른 디지털 방송 처리 방법은, 심볼 영역에서 기지 데이터를 발생하는 단계를 더 포함하며, 상기 (c) 단계는 입력 데이터가 기지 데이터 위치 홀더이면 상기 심볼 영역에서 발생된 기지 데이터 심볼로 치환하여 출력하는 것을 특징으로 한다.
상기 (c) 단계는 입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 하나의 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 다른 하나의 비트를 대체하여 출력하는 것을 특징으로 한다.
상기 (c) 단계는 상기 기지 데이터 열이 시작될 때 적어도 처음 두 심볼 동 안에는 기지 데이터 심볼을 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계를 더 포함하는 것을 특징으로 한다.
상기 트렐리스 부호기의 메모리를 초기화하기 위한 데이터는 상기 트렐리스 부호기의 메모리 상태, 원하는 초기화 상태에 따라 달라지는 것을 특징으로 한다.
본 발명에 따른 디지털 방송 송신 시스템은, 인핸스드 데이터와 기지 데이터 위치 홀더 중 적어도 하나를 포함하고, MPEG 헤더를 부가하여 인핸스드 데이터 패킷을 구성하고, 연속하는 다수개의 인핸스드 데이터 패킷을 그룹화한 후 메인 데이터 패킷과 다중화하는 E-VSB 패킷 포맷터 및 다중화기; 상기 E-VSB 패킷 포맷터 및 다중화기의 출력이 인핸스드 데이터 패킷인 경우, 후단의 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치에 다수개의 RS 패리티 위치 홀더를 삽입하여 출력하는 RS 패리티 위치 홀더 삽입부; 및 상기 RS 패리티 위치 홀더 삽입부의 출력에 대해 데이터 인터리빙을 수행하여 출력하면서, 상기 RS 패리티 위치 홀더는 계산된 패리티 데이터들로 치환하여 출력하는 데이터 인터리버를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 디지털 방송 송신 시스템은, 심볼 영역에서 기지 데이터를 생성하는 기지 데이터 발생부; 상기 입력 데이터가 인핸스드 데이터 심볼인 경우에만 추가의 부호화를 수행하고, 기지 데이터 위치 홀더이면 상기 심볼 영역에서 발생된 기지 데이터로 치환하여 출력하며 기지 데이터의 열이 시작될 때 트렐리스 부호기의 메모리(또는 상태)가 초기화되도록 하는 E-VSB 심볼 처리부; 상기 E-VSB 심 볼 처리부의 출력과 기지 데이터를 입력받아 비체계적 RS 부호화를 수행하여 패리티 데이터를 계산한 후 상기 데이터 인터리버로 출력하는 비체계적 RS 부호기; 및 상기 E-VSB 심볼 처리부에 출력에 대해 트렐리스 부호화하여 출력하는 트렐리스 부호기를 더 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 디지털 방송 수신 시스템은, 전송되는 신호를 튜닝을 통해 수신하고, 수신된 신호에 기지 데이터를 적용하여 복조 및 채널 등화를 수행하는 복조 및 등화부; 상기 복조 전 또는 복조된 신호로부터 송신측에서 삽입한 기지 데이터를 검출하여 복조 및 등화부로 출력하는 기지 데이터 검출부; 및 상기 입력받은 패킷이 인핸스드 데이터 패킷인 경우에는 패킷에 삽입되어 있는 비체계적 RS 패리티 바이트를 제거하는 비체계적 RS 패리티 제거기를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명은 인핸스드 데이터 패킷 내 소정 위치에 송/수신측에서 미리 알고 있는 기지 데이터(known data)를 삽입하여 전송하고, 이를 수신기에서 이용하도록 함으로써, 수신기의 수신 성능을 향상시키기 위한 것이다.
특히 본 발명은 기지 데이터를 포함하는 인핸스드 데이터와 메인 데이터를 패킷 단위로 다중화한 후 이를 심볼 영역에서 부호화할 때 인핸스드 데이터에 대해서만 추가적인 부호화를 수행하기 위한 것이다.
또한 본 발명은 연속적으로 긴 기지 데이터 열을 삽입할 수 있으면서, 삽입 위치에 대한 자유도를 높이기 위한 것이다.
도 1은 본 발명의 일 실시예에 따른 디지털 방송 수신기의 전체 구성 블록도로서, E-VSB 전처리부(101), E-VSB 패킷 포맷터(102), 패킷 다중화기(103), 데이터 랜더마이져(104), 스케쥴러(105), 리드 솔로몬 부호기/비체계적 리드 솔로몬 패리티 위치 홀더 삽입기(106), 데이터 인터리버(107), 바이트-심볼 변환기(108), E-VSB 심볼 처리부(109), 기지 데이터 발생부(110), 심볼-바이트 변환기(111), 비체계적 RS 부호기(112), 트렐리스 부호기(113), 프레임 다중화기(114), 및 송신부(120)로 구성된다.
이와 같이 구성된 본 발명에서 메인 데이터 패킷은 패킷 다중화기(103)로 출력되고, 인핸스드 데이터는 E-VSB 전처리부(101)로 출력된다. 상기 E-VSB 전처리부(101)는 인핸스드 데이터에 대해 추가의 에러 정정 부호화, 인터리빙, 널 데이터 삽입 등과 같은 전처리를 수행한 후 E-VSB 패킷 포맷터(102)로 출력한다.
상기 E-VSB 패킷 포맷터(102)는 상기 스케쥴러(105)의 제어에 의해 상기 전처리된 인핸스드 데이터와 널 데이터가 삽입된 기지 데이터 위치 홀더를 다중화하여 그룹을 구성한다. 상기 기지 데이터 위치 홀더는 나중에 삽입될 기지 데이터의 위치를 미리 확보하는 역할을 한다.
이어 상기 그룹 내 데이터를 184바이트 단위의 인핸스드 데이터 패킷으로 나누고, 상기 패킷 앞에 4바이트의 MPEG 헤더를 추가하여 188바이트 단위의 인핸스드 데이터 패킷(즉, MPEG 호환 패킷)으로 출력한다. 상기 MPEG 헤더는 한 바이트의 MPEG 동기 바이트(0x47)와 3바이트의 PID(Packet Identification)로 구성된다. 그리고 하나의 인핸스드 데이터 패킷 그룹에는 연속하는 다수개의 인핸스드 데이터 패킷이 포함되어 있다.
상기 E-VSB 패킷 포맷터(102)의 출력은 패킷 다중화기(103)로 입력된다. 상기 패킷 다중화기(103)는 상기 스케쥴러(105)의 제어에 의해 메인 데이터 패킷과 인핸스드 데이터 패킷 그룹을 트랜스포트 스트림(Transport Stream ; TS) 패킷 단위로 시분할 다중화하여 출력한다.
즉, 상기 스케줄러(105)는 E-VSB 패킷 포맷터(102)에서 인핸스드 데이터와 기지 데이터 위치 홀더를 다중화할 수 있도록 제어 신호를 생성하여 출력하고, 또한 상기 패킷 다중화기(103)에서 메인 데이터 패킷과 인핸스드 데이터 패킷 그룹을 다중화할 수 있도록 제어 신호를 출력한다. 상기 패킷 다중화기(103)는 제어신호를 입력받아 TS 패킷 단위로 메인 데이터 패킷과 인핸스드 데이터 패킷 그룹을 다중화하여 출력한다.
상기 패킷 다중화기(103)의 출력은 데이터 랜더마이저(104)로 입력된다. 상기 데이터 랜더마이저(104)에서는 MPEG 동기 바이트를 버리고 나머지 187 바이트를 내부에서 발생시킨 의사랜덤(pseudo random) 바이트를 사용하여 랜덤하게 만든 후 리드-솔로몬 부호기(Reed-Solomon Encoder ; RS)/비체계적 RS 패리티 위치 홀더 삽입기(106)로 출력한다.
상기 RS 부호기/비체계적 RS 패리티 위치 홀더 삽입기(106)는 랜덤마이즈된 데이터에 대해 체계적(systematic) RS 부호화 또는, 비체계적 RS 패리티 위치 홀더 삽입(Non-systematic RS parity Holder insertion)을 수행한다.
즉, 상기 RS 부호기/비체계적 RS 패리티 위치 홀더 삽입기(106)는 상기 데이터 랜덤마이저(104)에서 출력되는 187바이트의 패킷이 메인 데이터 패킷인 경우 기존 ATSC VSB 시스템과 동일하게 체계적 RS 부호화를 수행하여 20바이트의 패리티 바이트를 187바이트의 데이터 뒤에 부가함에 의해 207 바이트의 패킷을 출력한다.
한편 상기 RS 부호기/비체계적 RS 패리티 위치 홀더 삽입기(106)는 상기 데이터 랜덤마이저(104)에서 출력되는 187바이트의 패킷이 인핸스드 데이터 패킷인 경우 어떤 정해진 규칙에 따라서 비체계적 RS 패리티 바이트의 위치를 확보하는 20개의 널 바이트를 삽입하여 207 바이트의 패킷을 출력한다. 상기 20개의 널 바이트가 인핸스드 패킷 내에 삽입되는 규칙은 뒤에서 상세히 설명한다.
상기 널 바이트는 임의의 값으로 할 수 있고, 이러한 널 바이트는 나중에 비체계적 RS 부호기(112)에서 계산한 패리티 값으로 치환된다. 따라서 상기 널 바이트의 역할은 비체계적 RS 부호의 패리티 바이트의 위치를 확보하는 것이다.
상기 인핸스드 데이터 패킷에 대하여 비체계적 RS 부호를 사용하는 이유는 인핸스드 데이터의 값이 뒤에 설명할 E-VSB 심볼 처리부(109)에 의해 변경되었을 때 다시 RS 패리티를 계산하여야 하는데, 이때 상기 데이터 인터리버(107) 출력단 에서 패리티 바이트들이 데이터 바이트보다 시간상 뒤에 출력되어야 하기 때문이다. 일 예로, K개의 데이터 바이트를 입력받아 P개의 패리티 바이트를 부가하여 RS 부호화를 할 때 전체 N(=K+P)개의 바이트 중에서 임의의 P개 바이트를 패리티 바이트로 사용할 수 있다.
상기 RS 부호기/비체계적 RS 패리티 위치 홀더 삽입기(106)의 출력은 207 바이트의 패킷으로 구성되는데, 이 패킷 내의 바이트가 데이터 인터리버(107)에 의해서 출력되는 순서는 다음과 같은 수학식 1로 결정된다.
b = ((52 x p) + (s mod 52)) mod 207, p = 0,1,...,206
상기 수학식 1에서 s는 필드 동기 신호 이후의 세그먼트(또는 패킷) 번호를 나타내며 0부터 311까지의 값을 가진다. 그리고 b는 세그먼트(또는 패킷) 내의 바이트의 위치를 나타내는 것으로서, 0부터 206까지의 값을 가진다. 즉, 상기 s와 b는 각각 데이터 인터리버(107)로 입력되는 세그먼트(또는 패킷)와 바이트 위치를 의미한다. 그리고, 52는 데이터 인터리버(107)에 의해 미리 결정되는 상수이다. 또한, mod는 모듈로 연산을 의미한다. 통상 ATSC VSB 시스템에는 한 개의 트랜스포트 패킷이 데이터 인터리버에 의해서 인터리빙되어 여러개의 데이터 세그먼트에 의해 분산되어 출력되지만, 207 바이트의 한 패킷이 한 개의 데이터 세그먼트와 동일한 데이터 양을 가지므로 인터리빙되기 전의 패킷이 세그먼트의 개념으로 사용되기도 한다.
따라서 상기 수학식 1에서 p에 0부터 206까지 대입하였을 때 얻어지는 b의 값이 인터리버 출력단에서 순서대로 출력되는 패리티 바이트 위치를 의미한다.
예를 들어, 첫번째 세그먼트(s = 0)인 경우에는 상기 수학식 1에서 p = 0부터 206까지 대입하면 RS 패리티 위치 홀더가 b = 0,52,104,156,1,53,105,157 등의 바이트 순으로 데이터 인터리버(107)에 의해서 출력된다.
따라서 상기 RS 부호기/비체계적 RS 패리티 위치 홀더 삽입기(106)는 입력이 인핸스드 데이터 패킷인 경우에 MPEG 헤더 바이트와 기지 데이터 바이트의 위치를 제외한 나머지 바이트 위치 중에서 데이터 인터리버(107) 출력단에서 가장 늦게 출력되는 20바이트 위치에 비체계적 RS 패리티 위치 홀더를 삽입한다. 즉, MPEG 헤더와 기지 데이터의 위치를 제외한 영역 중에서 데이터 인터리버(107)에 의해서 가장 늦게 출력될 20바이트를 RS 패리티 위치 홀더로 정하는 것이다. 다시 말해, 기지 데이터 위치 홀더는 상기 데이터 인터리버(107)의 출력단에서 볼 때, 패리티 위치 홀더보다 먼저 출력될 수도 있고, 늦게 출력될 수도 있다.
그리고 상기 데이터 인터리버(107)에 의해 출력되는 패리티 바이트의 위치는 수학식 1을 따르며, 상기 수학식 1을 보면 알 수 있듯이 비체계적 RS 패리티 바이트의 위치는 각 세그먼트(또는 패킷)마다 서로 상이하다.
상기 RS 부호기/비체계적 RS 패리티 위치 홀더 삽입기(106)의 출력은 데이터 인터리버(107)로 제공되고, 상기 데이터 인터리버(107)는 이를 인터리빙하여 출력한다. 이때 상기 데이터 인터리버(107)는 비체계적 RS 부호기(112)에서 새로 계산되어 출력되는 RS 패리티 바이트를 입력받아 비체계적 RS 패리티 위치 홀더를 치환한다.
상기 데이터 인터리버(107)에서 출력되는 한 개의 바이트는 바이트-심볼 변환기(108)에서 4개의 심볼로 변환되어 E-VSB 심볼 처리부(109)로 입력된다. 여기서 한 심볼은 2개의 비트로 구성된다.
또한 기지 데이터 발생부(110)에서 생성된 기지 데이터도 E-VSB 심볼 처리부(109)로 출력된다. 이때 상기 기지 데이터는 심볼 영역에서 발생한 기지 데이터 심볼이다. 이러한 이유는 수신기에서 기지 데이터는 심볼 영역에서 사용되므로, 심볼 영역에서 원하는 특성을 가지도록 기지 데이터의 심볼 열을 만드는 것이 보다 효과적이기 때문이다.
상기 E-VSB 심볼 처리부(109)에서는 바이트-심볼 변환기(108)에서 출력되는 데이터와 기지 데이터 발생부(Known Data Generator)(110)에서 발생한 데이터 심볼을 입력받아 여러가지 처리를 수행한 후 이를 트렐리스 부호기(113)로 출력한다. 즉, 상기 E-VSB 심볼 처리부(109)는 2비트로 구성된 심볼을 입력받아 2 비트로 구성된 심볼을 출력한다. 이때 상기 E-VSB 심볼 처리부(109)는 메인 데이터 심볼에 대해서는 입력된 심볼이 데이터의 변경없이 그대로 출력되도록 하며, 인핸스드 데이터 심볼의 경우에는 트렐리스 부호기와 연접되어 사용되었을 때 추가의 부호화 이득(coding gain)을 얻을 수 있는 신호 처리를 수행한다. 그런데 207 바이트의 인핸스드 데이터 패킷 내에서 3 바이트의 MPEG 헤더와 기지 데이터 바이트 그리고 20바이트의 RS 패리티 바이트는 메인 데이터 심볼처럼 처리되어 데이터 값의 변경없이 그대로 출력한다.
상기 설명한 바와 같이 3 바이트의 MPEG 헤더와 기지 데이터 바이트는 데이 터 값의 변경 없이 E-VSB 심볼 처리부(109)에서 그대로 출력되고, 모두 미리 정해진 값들이 사용되므로 비체계적 RS 패리티보다 데이터 인터리버(107)의 출력단에서 늦게 출력되어도 비체계적 RS 부호화를 수행하는 데 문제가 되지 않는다. 이렇게 함으로써, 기지 데이터의 삽입 위치에 대한 자유도를 높일 수 있으므로 수신측에서는 연속적으로 긴 기지 데이터 열을 얻을 수 있다.
한편 상기 E-VSB 심볼 처리부(109)로 입력되는 데이터가 바이트-심볼 변환기(108)에 의해 심볼로 변환된 기지 데이터 위치 홀더인 경우에는 이것을 기지 데이터 발생부(110)에서 발생시킨 기지 데이터로 치환하여 사용하며, 기지 데이터 열이 시작되는 부분에서는 트렐리스 부호기(113)의 메모리가 어떤 정해진 상태로 초기화되도록 하는 데이터 심볼을 발생시켜 출력한다. 이를 위해서는 트렐리스 부호기(113)에 있는 메모리 값을 E-VSB 심볼 처리부(109)에서 입력 받아야한다.
한편 상기 트렐리스 부호기(113)의 메모리 값은 인핸스드 데이터 심볼을 위한 추가적인 신호처리에 이용될 수도 있다. 그리고 상기 기지 데이터의 열이 시작될 때 트렐리스 부호기(113)를 초기화하는 이유는 트렐리스 부호기(113)로 기지 데이터의 열이 입력되더라도 트렐리스 부호기(113)의 메모리 상태에 따라서 여러 가지 출력 열이 가능하기 때문이다.
따라서 트렐리스 부호기(212)의 메모리 상태를 정해진 값으로 초기화한 후에 기지 데이터를 입력하면 트렐리스 부호기(212)의 출력에서도 기지 데이터 출력 열을 얻을 수 있다.
상기 트렐리스 부호기(113)의 메모리를 초기화하기 위해서는 2개의 심볼이 필요하고, VSB 송신 시스템에서는 12개의 트렐리스 부호기가 있으므로 24개의 입력 심볼이 초기화에 사용된다. 즉, ATSC VSB 시스템에서는 동일한 트렐리스 부호기를 12개 사용하므로 E-VSB 심볼 처리부 또한 동일한 심볼 처리부가 12개 구비되어야 한다. 상기 E-VSB 심볼 처리부(109)의 출력 심볼은 트렐리스 부호기(113)에 입력되어 트렐리스 부호화된다.
상기 트렐리스 부호기(113)는 상기 EVSB 심볼 처리부(109)의 출력 심볼 중 상위 비트로 입력되는 데이터를 프리코딩하고, 하위 비트로 입력되는 데이터를 트렐리스 부호화하여 프레임 다중화기(114)로 출력한다.
한편 상기 E-VSB 심볼 처리부(109)는 2비트로 구성된 심볼을 입력받아 다양한 처리를 한 후 다시 2비트로 구성된 심볼을 출력하기 때문에, 상기 비체계적 RS 부호기(112)가 E-VSB 심볼 처리부(109)의 출력으로부터 RS 패리티를 다시 계산하려면 심볼-바이트 변환기(111)에서 바이트로 변환하여야 한다. 즉 상기 심볼-바이트 변환기(111)에서 입력 심볼을 바이트 단위로 변환하여 비체계적 RS 부호기(112)로 출력한다.
상기 비체계적 RS 부호기(112)는 187개의 정보 바이트로 된 인핸스드 데이터 패킷에 대해서 20바이트의 RS 패리티를 계산하여 데이터 인터리버(107)로 출력한다. 상기 데이터 인터리버(107)는 비체계적 RS 부호기(112)에서 계산되어 출력되는 RS 패리티 바이트를 입력받아 아직 출력되지 않은 비체계적 RS 패리티 위치 홀더를 치환한다.
여기서, 상기 비체계적 RS 부호화를 하는 이유는 E-VSB 심볼 처리부(109)에 서 인핸스드 데이터 심볼과 기지 데이터 위치 홀더가 다른 값으로 변경되기 때문에 기존 ATSC VSB 수신기에서 RS 복호를 수행했을 때 복호 오류가 발생하지 않도록 하기 위해서다. 즉 기존 ATSC VSB 수신기와 역방향 호환성(backward compatibility)을 가지도록 하기 위함이다.
한편 비체계적 RS 부호기(112)에서 기지 데이터 발생부(110)의 출력을 입력받는 이유는 심볼-바이트 변환기(111)에서 RS 패리티 바이트보다 늦게 출력되는 기지 데이터를 미리 입력받기 위함이다.
상기 프레임 다중화기(114)는 상기 트렐리스 부호기(113)의 출력 심볼마다 4개의 세그먼트 동기 심볼을 삽입하여 832개 심볼의 데이터 세그먼트를 구성하고, 312개의 데이터 세그먼트마다 한 개의 필드 동기 세그먼트를 삽입하여 한 개의 데이터 필드를 구성하여 송신부(120)로 출력한다.
상기 송신부(120)는 세그먼트 동기 신호와 필드 동기 신호가 삽입된 프레임 다중화기(114)의 출력에 파일럿 신호를 삽입하고 VSB 변조한 후 RF 신호로 변환하여 안테나를 통해 송출한다. 이를 위해 상기 송신부(120)는 파일럿 삽입기(121), VSB 변조기(122), 및 RF 업 변환기(123)를 포함하여 구성된다. 그리고 전 등화 필터(pre-equalizer filter)가 선택적(optional)이다.
도 2a, 도 2b는 본 발명에 따른 E-VSB 심볼 처리부(109)의 실시예들을 보인 상세 블록도로서, 구분을 용이하게 하기 위해 메인 데이터 심볼을 M, 인핸스드 데이터 심볼을 E, 기지 데이터 심볼을 T로 표시하고 있다. 그리고 X2는 입력 심볼의 두 비트 중에서 상위 비트에 해당하며, X1은 하위 비트에 해당한다.
이때 인핸스드 데이터 패킷에 삽입된 MPEG 헤더 바이트와 RS 부호기에서 삽입된 패리티 바이트가 심볼로 변환된 경우에는 메인 데이터 심볼로 처리된다.
도 2a의 E-VSB 심볼 처리부는 제1 내지 제4 다중화기(MUX)(201,206,204,207), 역다중화기(DEMUX)(202), 1/2 부호율의 부호기(이하 1/2 부호기)(203), 프리코더 바이패스부(205), 및 트렐리스 초기화 제어부(208)를 포함하여 구성된다.
도 2a에서, 상기 제1 다중화기(201)는 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환기(108)의 출력 심볼 중 상위 비트 X2를 선택하고, 기지 데이터 위치 홀더 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 상위 비트 X2를 선택하여 역다중화기(202)로 출력한다.
상기 제2 다중화기(206)도 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환기(108)의 출력 심볼 중 하위 비트 X1를 선택하고, 기지 데이터 위치 홀더 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 하위 비트 X1를 선택하여 제4 다중화기(207)로 출력한다.
상기 역다중화기(202)는 제1 다중화기(201)의 출력 비트가 메인 데이터 심볼의 상위 비트이거나 기지 데이터 심볼의 상위 비트인 경우에는 이를 제 3 다중화기(204)로 출력하고, 인핸스드 데이터 심볼의 상위 비트인 경우에는 1/2 부호율의 부호기(이하 1/2 부호기)(203)로 출력한다.
상기 1/2 부호기(203)는 인핸스드 심볼에 대해서만 동작하며 인핸스드 심볼의 상위 비트에 대하여 부호화하여 두 개의 비트를 출력한다. 이때 출력 비트 중에 하나는 제 3 다중화기(204)를 통해 프리코더 바이패스부(205)로 출력되고 다른 하나는 제 4 다중화기(207)로 출력된다.
상기 제 3 다중화기(204)는 입력 심볼이 메인 데이터 심볼(M)이거나 기지 데이터 심볼(T)인 경우에는 상기 역다중화기(202)의 출력을 선택하고, 인핸스드 데이터 심볼(E)인 경우에는 1/2 부호기(203)의 한 출력 비트를 선택하여 프리코더 바이패스부(205)로 출력한다.
상기 프리코더 바이패스부(205)는 입력 데이터가 인핸스드 데이터 심볼인 경우에는 나중에 트렐리스 부호기(113)에서 프리코더가 바이패스 되도록 연산을 하여 출력하고, 메인 데이터 심볼이거나 기지 데이터 심볼인 경우에는 데이터의 변경없이 그대로 출력한다. 상기 프리코더 바이패스부(205)의 출력은 트렐리스 초기화 제어부(208)로 입력된다. 상기 프리코더 바이패스부(205)의 동작은 나중에 상세히 설명한다.
상기 제 4 다중화기(207)는 입력 심볼이 인핸스드 데이터 심볼인 경우에는 입력 비트 대신에 1/2 부호기(203)의 출력 비트를 선택하여 출력하고, 메인 데이터이거나 기지 데이터인 경우에는 제2 다중화기(206)의 출력 비트를 선택하여 트렐리스 초기화 제어부(208)로 출력한다.
상기 트렐리스 초기화 제어부(208)에서는 기지 데이터 심볼의 열이 시작될 때 트렐리스 부호기(113)의 메모리가 어떤 정해진 상태로 초기화되도록 데이터를 발생시켜 이를 기지 데이터 대신 출력하고 그 외의 구간에서는 입력을 그대로 바이패스한다. 상기 트렐리스 초기화 제어부(208)의 상세한 동작은 나중에 설명한다.
결과적으로 도 2a의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 입력 비트 두 개 중에서 상위 비트 X2가 부호화되어 두 개의 비트가 출력되고 하위 비트 X1은 버려진다.
도 2b는 E-VSB 심볼 처리부의 또 다른 실시 예를 보여주고 있다. 상기 2b는 도 2a와 유사하지만 인핸스드 심볼의 입력 비트 중에서 하위 비트인 X1이 부호화되어 두개의 비트로 출력되고 상위 비트 X2가 버려진다는 점이 다르다.
이를 위해 도 2b의 제1 다중화기(251)는 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환부(108)의 출력 심볼 중 상위 비트 X2를 선택하고, 기지 데이터 위치 홀더 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 상위 비트 X2를 선택하여 제3 다중화기(252)로 출력한다.
상기 제2 다중화기(254)도 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환부(108)의 출력 심볼 중 하위 비트 X1를 선택하고, 기지 데이터 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 하위 비트 X1를 선택하여 역다중화기(255)로 출력한다.
상기 역다중화기(255)는 제2 다중화기(254)의 출력 비트가 인핸스드 데이터이면 1/2 부호기(256)로 출력하고, 메인 데이터이거나 기지 데이터이면 제4 다중화기(257)로 출력한다.
상기 1/2 부호기(256)는 상기 역다중화기(255)에서 출력되는 인핸스드 데이터 비트에 대해 1/2 부호화를 수행하여 2비트를 생성하고, 그 중 한 비트는 제3 다중화기(252)로 출력하고, 다른 한 비트는 제4 다중화기(257)로 출력한다.
상기 제3 다중화기(252)는 입력 데이터가 메인 데이터이거나 기지 데이터이면 제1 다중화기(251)의 출력 비트를 선택하고, 인핸스드 데이터이면 1/2 부호기(256)의 출력 비트를 선택하여 프리코더 바이패스부(253)로 출력한다.
상기 프리코더 바이패스부(253)는 입력 데이터가 인핸스드 데이터이면 나중에 트렐리스 부호기에서 프리코더가 바이패스 되도록 연산을 하여 출력하고, 메인 데이터이거나 기지 데이터이면 데이터의 변경없이 그대로 출력한다. 상기 프리코더 바이패스부(253)의 출력은 트렐리스 초기화 제어부(258)로 입력된다.
상기 제4 다중화기(257)는 입력 심볼이 인핸스드 데이터 심볼이면 상기 1/2 부호기(256)의 다른 출력 비트를 선택하고, 메인 데이터 심볼이거나 기지 데이터 심볼이면 역다중화기(255)의 출력 비트를 선택하여 트렐리스 초기화 제어부(258)로 출력한다.
상기 트렐리스 초기화 제어부(258)에서는 기지 데이터 심볼의 열이 시작될 때 트렐리스 부호기(113)의 메모리가 어떤 정해진 상태로 초기화되도록 데이터를 발생시켜 이를 기지 데이터 대신 출력하고 그 외의 구간에서는 입력을 그대로 바이패스한다.
결과적으로 도 2b의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 입력 비트 두 개중에서 상위 비트 X2는 버려지고, 하위 비트 X1만 부호화되어 두 개의 비트로 출 력된다.
한편 상기 도 1의 E-VSB 전처리부(101)에서는 인핸스드 데이터에 대해 추가의 에러 정정 부호화, 바이트 확장 등과 같은 전처리를 수행한다고 하였었다. 이때 상기 E-VSB 심볼 처리부의 처리 방법에 따라 상기 E-VSB 전처리부(101)에서 바이트를 확장하는 방법이 달라진다.
도 3a 내지 도 3c, 도 4a 내지 도 4c는 그 예들을 보인 것이다.
이 중 도 3a 내지 도 3c는 한 바이트의 인핸스드 데이터를 두 바이트로 확장하는 예를 보인 것이고, 도 4a 내지 도 4c는 한 바이트의 인핸스드 데이터를 네 바이트로 확장하는 예를 보인 것이다.
상기 도 3a, 도 4a는 도 2a와 같은 E-VSB 심볼 처리부에 적용하면 보다 효과적이고, 도 3b, 도 4b는 도 2b와 같은 E-VSB 심볼 처리부에 적용하면 보다 효과적이다. 도 3c, 도 4c는 도 2a, 도 2b 중 어디에 적용해도 좋다.
상기 바이트 확장은 비트 사이마다 널 비트를 삽입하거나, 각 비트를 반복하는 방법 등이 이용된다.
도 3a는 도 2a의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에서 인핸스드 데이터 바이트에 대하여 수행하는 두 바이트 확장의 일 실시예를 설명하고 있다. 도 2a의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 상위 비트만 사용하고 하위 비트는 버리기 때문에, E-VSB 전처리부(101)에서는 도 3a에서와 같이 한 개의 입력 바이트에 대하여 각 비트의 바로 뒤에 널(Null) 비트(x)를 삽입하여 두 바이트를 출력한다. 상기 출력된 바이트들은 나중에 바이트-심볼 변환기에서 두 비 트 단위의 심볼로 변환되어 도 2a의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트 X2는 정보가 있는 비트이고 하위 비트 X1은 널 비트이며, 상기 하위 비트X1은 도 2a의 제4 다중화기(207)의 의해 1/2 부호기(203)의 출력 비트로 치환되어진다.
도 3b는 도 2b의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에서 인핸스드 데이터 바이트에 대하여 수행하는 두 바이트 확장의 다른 실시예를 설명하고 있다. 도 2b의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 하위 비트만 사용하고 상위 비트는 버리기 때문에, E-VSB 전처리부(101)에서는 도 3b에서와 같이 한 개의 입력 바이트에 대하여 각 비트의 바로 앞에 널(Null) 비트(x)를 삽입하여 두 바이트를 출력한다. 상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 2b의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트X2는 널 비트이고, 하위 비트X1은 정보가 있는 비트이며, 상기 상위 비트 X2는 도 2b의 제3 다중화기(252)에 의해 1/2 부호기(256)의 출력 비트로 치환되어진다.
도 3c는 도 2a와 도 2b의 E-VSB 심볼 처리부에 모두 적용할 수 있는 두 바이트 확장의 또 다른 실시예를 설명하고 있다. 도 3a와 도 3b에서 널 비트는 임의의 값을 사용해도 무방하므로 도 3c와 같이 한 개의 입력 바이트에 대해 각 비트를 한번씩 반복하여 두 바이트를 확장하면, 도 2a와 도 2b의 E-VSB 심볼 처리부에 모두 적용할 수 있다.
도 4a는 도 2a의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에 서 인핸스드 데이터 바이트에 대하여 수행하는 네 바이트 확장의 일 실시예를 설명하고 있다. 도 2a의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 상위 비트만 사용하고 하위 비트는 버린다. 따라서 E-VSB 전처리부(101)에서는 도 4a에서와 같이 한 개의 입력 바이트에 대하여 각 비트를 반복하여 두 개씩 만들고 반복된 비트를 포함하여 각 비트의 바로 뒤에 널(Null) 비트(x)를 삽입함에 의해 한 바이트를 네 바이트로 확장하여 출력한다. 즉 인핸스드 데이터의 데이터량이 네 배로 늘어나는 것이다.
상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 2a의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트 X2는 정보가 있는 비트이고 하위 비트 X1은 널 비트이며, 상기 하위 비트X1은 도 2a의 제4 다중화기(207)의 의해 1/2 부호기(203)의 출력 비트로 치환되어진다.
도 4b는 도 2b의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에서 인핸스드 데이터 바이트에 대하여 수행하는 네 바이트 확장의 다른 실시 예를 설명하고 있다. 도 2b의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 하위 비트만 사용하고 상위 비트는 버린다. 따라서 E-VSB 전처리부(101)에서는 도 4b에서와 같이 한 개의 인핸스드 입력 바이트에 대하여 각 비트를 반복하여 두 개씩 만들고 반복된 비트를 포함하여 각 비트마다 바로 앞에 널(Null) 비트(x)를 삽입함에 의해 한 바이트를 네 바이트로 확장하여 출력한다.
상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 2b의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비 트X2는 널 비트이고, 하위 비트X1은 정보가 있는 비트이며, 상기 상위 비트 X2는 도 2b의 제3 다중화기(252)에 의해 1/2 부호기(256)의 출력 비트로 치환되어진다.
도 4c는 도 2a와 도 2b의 E-VSB 심볼 처리기에 모두 적용할 수 있는 네 바이트 확장의 또 다른 실시 예를 설명하고 있다. 도 4a와 도 4b에서 널 비트는 임의의 값을 사용해도 무방하므로 도 4c와 같이 한 개의 입력 바이트에 대해 각 비트를 네 번 반복하여 네 바이트로 확장하면, 도 2a와 도 2b의 E-VSB 심볼 처리부에 모두 적용할 수 있다. 도 4a 내지 4c와 같이 바이트를 확장하면 각 비트가 두 번씩 E-VSB 심볼 처리부에서 1/2 부호화되기 때문에 결과적으로 1/4 부호율의 부호화가 되는 효과를 가진다.
도 5는 E-VSB 심볼 처리부 내 프리코더 바이패스부(205 또는 253)의 일 실시예를 보인 상세 블록도이다.
상기 도면을 보면 알 수 있듯이 프리코더 바이패스부는 다중화기(510), 프리 코더(Pre-Coder)(520), 및 포스트 디코더(Post Decoder)(530)로 구성되고 포스트 디코더(530)는 프리 코더(420)의 역과정이다.
상기 다중화기(510)는 입력 데이터 심볼 종류에 따라 입력 비트 또는 프리 코더(520)의 출력을 선택하여 포스트 디코더(530)로 출력한다. 만일 입력 데이터가 인핸스드 데이터 심볼이면 입력 비트를 선택하고, 메인 데이터 심볼이거나 기지 데이터 심볼이면 프리 코더(520)의 출력 비트를 선택하여 포스트 디코더(530)로 출력한다. 상기 포스트 디코더(530)는 다중화기(510)의 출력을 포스트 디코딩하여 출력한다.
따라서 상기 도 5의 프리코더 바이패스부에서는 메인 데이터 심볼 또는 기지 데이터 심볼이 입력되면 프리 코더(520)와 포스트 디코더(530)를 순차적으로 거치게 되므로, 결국 입력 비트와 동일한 값이 출력되게 된다. 이것은 결국 트렐리스 부호기에 있는 프리 코더를 통과하였을 때 메인 데이터와 기지 데이터는 프리 코딩되는 효과를 갖는다.
한편 인핸스드 데이터 심볼이 입력되면 포스트 디코더(530)만 거치게 된다. 이것은 결국 트렐리스 부호기에 있는 프리 코더를 통과하였을 때 인핸스드 데이터 심볼은 프리 코더가 바이패스되는 효과를 갖는다.
도 6a는 상기 트렐리스 부호기(113)의 일 실시예를 보인 상세 블록도로서, 두 개의 입력 비트(Z1,Z2)가 부호화되어 세 개의 비트(C0~C2)가 출력된다. 상기 입력 비트 중 상위 비트 Z2는 메모리(M2)를 사용하여 프리코딩되어 C2로 출력되고, 하위 비트 Z1은 메모리(M1,M0)를 사용하여 트렐리스 부호화되어 C1과 C0로 출력된다. 상기 트렐리스 부호기(113)의 출력 C2C1C0는 8 레벨의 VSB 신호로 매핑되어 출력된다. 즉, 상기 트렐리스 부호기(113)는 상기 E-VSB 심볼 처리부(109)의 출력 심볼 중 상위 비트 Z2를 프리코딩하여 C2로 출력하고, 하위 비트 Z1를 트렐리스 부호화하여 C1과 C0로 출력한다.
따라서, 상기 트렐리스 부호기(113)의 메모리 M2는 Z2에 의해서만 결정이 되고, 메모리 M1과 M0는 Z1에 의해서만 결정됨을 알 수 있다.
도 6a를 보면 알 수 있듯이, 트렐리스 부호기의 메모리 M2를 어떤 정해진 값으로 초기화하기 위해서는 한 개의 Z2을 사용하면 가능하고, 메모리 M1과 M0를 어 떤 정해진 값으로 초기화하기 위해서는 두 개의 Z1이 필요하다. 따라서 트렐리스 부호기의 메모리 M2, M1, M0를 초기화하기 위해서는 적어도 2개의 입력 심볼이 필요함을 알 수 있다. 도 6b는 임의의 M2M1M0의 상태에서 이를 000 상태로 초기화하기 위해 필요한 두 심볼의 입력을 설명하고 있다. 예를 들어서 M2M1M0 = 111 인 상태에서 이것을 000으로 초기화하기 위해서는 Z2Z1 입력 심볼이 연속적으로 01, 11 로 입력되거나 또는 11, 01로 입력되어야 한다.
상기 E-VSB 심볼 처리부의 트렐리스 초기화 제어부는 트렐리스 부호기의 메모리를 입력 받아 도 6b의 표를 사용하여 초기화에 필요한 입력 심볼열을 출력한다.
이때 트렐리스 부호기의 메모리를 초기화하려는 상태가 000이 아닐 경우에는 도 6b와는 다른 두 개의 심볼열이 필요하나 이것은 쉽게 추론할 수 있으므로 본 발명에서는 생략하겠다.
이와 같이 상기 트렐리스 초기화 제어부는 기지 데이터 심볼 열이 시작되는 처음 두 심볼 동안 트렐리스 부호기의 메모리 상태에 따라 상기 메모리를 어떤 정해진 상태로 초기화할 수 있도록 데이터를 발생시키고, 이렇게 발생된 초기화 데이터를 입력 데이터 대신 출력한다. 그리고 그 이외의 구간에서는 입력 데이터를 그대로 바이패스하여 출력한다.
상기 트렐리스 부호기의 메모리를 초기화하는 이유는 전술한 바와 같이 기지 데이터가 트렐리스 부호화된 후에도 여전히 기지 데이터가 되도록 하기 위함이다. 물론 트렐리스 부호기에서 출력되는 기지 데이터 심볼은 트렐리스 부호기로 입력되 는 기지 데이터 심볼과는 다르다.
도 7은 상기된 도 1과 같은 디지털 방송 송신 시스템에서 전송되는 데이터를 수신하여 복조 및 등화하여 원래 데이터로 복원하는 디지털 방송 수신 시스템의 일 실시예를 보인 구성 블록도이다.
도 7은 튜너(701), 복조부(702), 등화기(703), 기지 데이터 검출부(704), 비터비 디코더(705), 데이터 디인터리버(706), RS 디코더 및 비체계적 RS 패리티 제거부(707), 디랜덤마이저(708)를 포함하여 구성된다.
또한 상기 디지털 방송 수신 시스템은 메인 데이터 패킷 제거부(709), E-VSB 패킷 디포맷터(710), 및 E-VSB 데이터 처리부(711)를 포함하여 구성된다.
즉, 상기 튜너(701)는 특정 채널의 주파수를 튜닝하여 다운 컨버팅한 후 복조부(702)와 기지 데이터 검출부(704)로 출력한다.
상기 복조부(702)는 튜닝된 채널 주파수에 대해 반송파 복구 및 타이밍 복구 등을 수행하여 기저대역 신호로 만든 후 등화기(703)와 기지 데이터 검출부(704)로 출력한다.
상기 등화기(703)는 상기 복조된 신호에 포함된 채널 상의 왜곡을 보상한 후 비터비 디코더(Viterbi decoder)(705)로 출력한다.
이때 상기 기지 데이터 검출부(704)는 상기 복조부(702)의 입/출력 데이터 즉, 복조가 이루어지기 전의 데이터 또는 복조가 이루어진 후의 데이터로부터 송신측에서 삽입한 기지 데이터 심볼열을 검출하여 복조부(702)와 등화기(703)로 출력한다.
상기 복조부(702)는 타이밍 복원이나 반송파 복구시에 상기 기지 데이터 심볼열을 이용함으로써, 복조 성능을 향상시킬 수 있고, 등화기(703)에서도 마찬가지로 상기 기지 데이터를 사용하여 등화 성능을 향상시킬 수 있다.
상기 비터비 디코더(705)는 상기 등화기(703)에서 출력되는 메인 데이터 심볼과 인핸스드 데이터 심볼에 대하여 비터비 복호를 수행하여 바이트로 변환한 후 이를 디인터리버(706)로 출력한다. 그리고 상기 비터비 디코더(705)에서 판정한 8-레벨의 결정값은 상기 등화기(703)로 제공되어 등화 성능을 향상시킬 수 있다.
상기 디인터리버(706)는 송신측의 데이터 인터리버의 역과정을 수행하여 RS 복호기 및 비체계적 RS 패리티 제거기(RS encoder/Non-systematic RS parity remover)(707)로 출력한다. 상기 RS 복호기 및 비체계적 RS 패리티 제거기(707)에서는 입력받은 패킷이 메인 데이터 패킷인 경우 체계적 RS 복호를 수행하고, 인핸스드 데이터 패킷인 경우에는 패킷에 삽입되어 있는 비체계적 RS 패리티 바이트를 제거하여 디랜덤마이저(708)로 출력한다.
상기 디랜덤마이저(708)는 RS 복호기 및 비체계적 RS 패리티 제거기(707)의 출력에 대하여 랜덤마이저의 역과정을 수행하고 MPEG 동기 바이트를 매 패킷의 앞에 삽입하여 188 바이트 패킷 단위로 출력한다.
상기 디랜덤마이저(708)의 출력은 메인 MPEG 디코더(도시되지 않음)로 출력됨과 동시에 메인 데이터 패킷 제거부(709)로 출력된다.
한편 상기 메인 데이터 패킷 제거부(709)는 디랜덤마이저(708)의 출력으로부터 188바이트 단위의 메인 데이터 패킷을 제거하여 E-VSB 패킷 디포맷터(710)로 출 력한다. 상기 E-VSB 패킷 디포맷터(710)는 송신측의 E-VSB 포맷터에서 인핸스드 데이터 패킷에 삽입했던 MPEG 헤더 바이트와 기지 데이터 위치 홀더 바이트 그리고 바이트 확장을 위해 삽입했던 널 비트 또는 반복 비트를 제거한 후 이를 E-VSB 데이터 처리부(711)로 출력한다. 상기 E-VSB 데이터 처리부(711)는 상기 E-VSB 패킷 디포맷터(710)의 출력에 대해 송신측의 E-VSB 전처리부(101)의 역과정을 수행하여 최종으로 인핸스드 데이터를 출력한다.
한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.
이상에서 설명한 바와 같은 본 발명에 따른 디지털 방송 시스템, 방법, 및 데이터 구조는 채널을 통하여 부가 데이터를 송신할 때 오류에 강하고 또한 기존의 VSB 수신기와도 호환성이 가능한 이점이 있다. 더불어 기존의 VSB 시스템보다 고스트와 잡음이 심한 채널에서도 부가 데이터를 오류없이 수신할 수 있는 이점이 있다.
또한 본 발명은 데이터 영역의 특정 위치에 기지 데이터를 삽입하여 전송함 으로써, 채널 변화가 심한 수신 시스템의 수신 성능을 향상시킬 수 있다. 특히 본 발명은 채널 변화가 심하고 노이즈에 대한 강건성이 요구되는 휴대용 및 이동수신기에 적용하면 더욱 효과적이다.
그리고 본 발명은 인핸스드 데이터 심볼인 경우 추가적으로 1/2 부호화하고, 프리 코더를 바이패스시켜 전송함으로써, 채널의 잡음 및 고스트에 대한 성능을 더욱 개선할 수 있다.
또한 본 발명은 인핸스드 데이터 심볼의 하위 비트로 기지 데이터를 출력하여 트렐리스 부호화하거나, 인핸스드 데이터 심볼의 상위 비트로 트렐리스 부호기의 메모리 값을 출력하여 트렐리스 부호화함으로써, 수신기의 슬라이스 성능을 높일 수 있다.
또한 본 발명은 입력 데이터가 인핸스드 데이터 패킷인 경우, 데이터 인터리버 출력에서 볼 때, 패리티 바이트가 MPEG 헤더와 기지 데이터 바이트를 제외한 나머지 바이트 중에서 가장 늦게 출력되도록 상기 패리티 바이트 위치를 설정함으로써, 기지 데이터의 삽입 위치에 대한 자유도를 높일 수 있고, 수신측에서는 연속적으로 긴 기지 데이터 열을 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (28)

  1. (a) 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터의 위치를 결정하는 단계; 및
    (b) 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치를 패리티 위치로 결정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 디지털 방송 처리 방법.
  2. 제 1 항에 있어서, 상기 기지 데이터 위치는
    상기 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 패리티보다 먼저 출력되도록 결정하는 것을 특징으로 하는 디지털 방송 처리 방법.
  3. 제 1 항에 있어서, 상기 기지 데이터 위치는
    상기 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 패리티보다 늦게 출력되도록 결정하는 것을 특징으로 하는 디지털 방송 처리 방법.
  4. 제 1 항에 있어서,
    심볼 영역에서 생성한 기지 데이터를 상기 기지 데이터 위치에 삽입하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 디지털 방송 처리 방법.
  5. 제 1 항에 있어서, 상기 (b) 단계의 패리티 바이트 위치는 하기의 수학식에 의해 결정되는 것을 특징으로 하는 디지털 방송 처리 방법.
    b = ((52 x p) + (s mod 52)) mod 207, p = 0,1,...,206
    여기서, 상기 s는 필드 동기 신호 이후의 세그먼트(또는 패킷) 번호를 나타내며 0부터 311까지의 값을 가짐. 상기 b는 세그먼트(또는 패킷) 내의 바이트의 위치를 나타내는 것으로서, 0부터 206까지의 값을 가짐. 상기 mod는 모듈로 연산임.
  6. (a) 인핸스드 데이터와 기지 데이터 위치 홀더 중 적어도 하나를 포함하여 인핸스드 데이터 패킷을 구성하고, 연속하는 다수개의 인핸스드 데이터 패킷을 그룹화한 후 메인 데이터 패킷과 다중화하는 단계;
    (b) 입력되는 인핸스드 데이터 패킷에 대해서 다수개의 RS 패리티 위치 홀더를 삽입한 후 데이터 인터리빙을 수행하는 단계;
    (c) 상기 데이터 인터리빙되어 출력되는 인핸스드 데이터 패킷 내 인핸스드 데이터에 대해서만 추가의 부호화를 수행하고, 그 외의 데이터는 추가의 부호화를 수행하지 않고 출력하는 단계를 포함하여 이루어지며,
    상기 다수개의 RS 패리티 위치 홀더는 상기 (b) 단계의 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치로 결정되는 것을 특징으로 하는 디지털 방송 처리 방법.
  7. 제 6 항에 있어서,
    심볼 영역에서 기지 데이터를 발생하는 단계를 더 포함하며,
    상기 (c) 단계는 입력 데이터가 기지 데이터 위치 홀더이면 상기 심볼 영역에서 발생된 기지 데이터 심볼로 치환하여 출력하는 것을 특징으로 하는 디지털 방송 처리 방법.
  8. 제 6 항에 있어서,
    상기 인핸스드 데이터 패킷은 MPEG 헤더를 포함하며, 상기 다수개의 RS 패리티 위치 홀더는 상기 (b) 단계의 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치로 결정되는 것을 특징으로 하는 디지털 방송 처리 방법.
  9. 제 6 항에 있어서,
    상기 (b) 단계의 RS 패리티 위치 홀더는 하기의 수학식에 의해 결정되는 것을 특징으로 하는 디지털 방송 처리 방법.
    b = ((52 x p) + (s mod 52)) mod 207, p = 0,1,...,206
    여기서, 상기 s는 필드 동기 신호 이후의 세그먼트(또는 패킷) 번호를 나타내며 0부터 311까지의 값을 가짐. 상기 b는 세그먼트(또는 패킷) 내의 바이트의 위 치를 나타내는 것으로서, 0부터 206까지의 값을 가짐. 상기 mod는 모듈로 연산임.
  10. 제 6 항에 있어서,
    상기 (c) 단계는 입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 하나의 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 다른 하나의 비트를 대체하여 출력하는 것을 특징으로 하는 디지털 방송 처리 방법.
  11. 제 6 항에 있어서,
    상기 (c) 단계는 입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 상위 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 것을 특징으로 하는 디지털 방송 처리 방법.
  12. 제 6 항에 있어서,
    상기 (c) 단계는 입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 하위 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 것을 특징으로 하는 디지털 방송 처리 방법.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 (c) 단계는
    상기 입력 데이터가 메인 데이터 심볼이면 1/2 부호화를 수행하지 않는 것을 특징으로 하는 디지털 방송 처리 방법.
  14. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 (c) 단계는
    상기 입력 데이터가 인핸스드 데이터 패킷에 삽입된 MPEG 헤더 바이트와 인핸스드 데이터 패킷에 부가된 RS 패리티 바이트가 심볼로 변환된 경우에는 1/2 부호화를 수행하지 않는 것을 특징으로 하는 디지털 방송 처리 방법.
  15. 제 6 항에 있어서, 상기 (c) 단계는
    상기 기지 데이터 열이 시작될 때 적어도 처음 두 심볼 동안에는 기지 데이터 심볼을 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 디지털 방송 처리 방법.
  16. 제 15 항에 있어서,
    상기 트렐리스 부호기의 메모리를 초기화하기 위한 데이터는 상기 트렐리스 부호기의 메모리 상태, 원하는 초기화 상태에 따라 달라지는 것을 특징으로 하는 디지털 방송 처리 방법.
  17. 인핸스드 데이터와 기지 데이터 위치 홀더 중 적어도 하나를 포함하고, MPEG 헤더를 부가하여 인핸스드 데이터 패킷을 구성하고, 연속하는 다수개의 인핸스드 데이터 패킷을 그룹화한 후 메인 데이터 패킷과 다중화하는 E-VSB 패킷 포맷터 및 다중화기;
    상기 E-VSB 패킷 포맷터 및 다중화기의 출력이 인핸스드 데이터 패킷인 경우, 후단의 데이터 인터리버의 출력 데이터 순서를 기준으로, 상기 인핸스드 데이터 패킷 내 MPEG 헤더와 기지 데이터 위치를 제외한 나머지 위치 중에서 가장 늦게 출력되는 다수개의 바이트 위치에 다수개의 RS 패리티 위치 홀더를 삽입하여 출력하는 RS 패리티 위치 홀더 삽입부; 및
    상기 RS 패리티 위치 홀더 삽입부의 출력에 대해 데이터 인터리빙을 수행하여 출력하면서, 상기 RS 패리티 위치 홀더는 계산된 패리티 데이터들로 치환하여 출력하는 데이터 인터리버를 포함하여 구성되는 것을 특징으로 하는 디지털 방송 송신 시스템.
  18. 제 17 항에 있어서,
    심볼 영역에서 기지 데이터를 생성하는 기지 데이터 발생부;
    상기 입력 데이터가 인핸스드 데이터 심볼인 경우에만 추가의 부호화를 수행하고, 기지 데이터 위치 홀더이면 상기 심볼 영역에서 발생된 기지 데이터로 치환하여 출력하며 기지 데이터의 열이 시작될 때 후단의 트렐리스 부호기의 메모리(또는 상태)가 초기화되도록 하는 E-VSB 심볼 처리부;
    상기 E-VSB 심볼 처리부의 출력과 기지 데이터를 입력받아 비체계적 RS 부호 화를 수행하여 패리티 데이터를 계산한 후 상기 데이터 인터리버로 출력하는 비체계적 RS 부호기; 및
    상기 E-VSB 심볼 처리부에 출력에 대해 트렐리스 부호화하여 출력하는 트렐리스 부호기를 더 포함하여 구성되는 것을 특징으로 하는 디지털 방송 송신 시스템.
  19. 제 17 항에 있어서, 상기 MPEG 헤더와 기지 데이터 위치 홀더는
    상기 데이터 인터리빙 후의 출력 데이터 순서를 기준으로, 상기 패리티보다 먼저 출력되거나, 나중에 출력되도록 결정되는 것을 특징으로 하는 디지털 방송 송신 시스템.
  20. 제 17 항에 있어서, 상기 RS 패리티 위치 홀더 삽입부는
    하기의 수학식에 의해 RS 패리티 위치 홀더를 결정하는 것을 특징으로 하는 디지털 방송 송신 시스템.
    b = ((52 x p) + (s mod 52)) mod 207, p = 0,1,...,206
    여기서, 상기 s는 필드 동기 신호 이후의 세그먼트(또는 패킷) 번호를 나타내며 0부터 311까지의 값을 가짐. 상기 b는 세그먼트(또는 패킷) 내의 바이트의 위치를 나타내는 것으로서, 0부터 206까지의 값을 가짐. 상기 mod는 모듈로 연산임.
  21. 제 18 항에 있어서, 상기 E-VSB 심볼 처리부는
    입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 하나의 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 다른 하나의 비트를 대체하여 출력하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  22. 제 18 항에 있어서, 상기 E-VSB 심볼 처리부는
    입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 상위 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  23. 제 18 항에 있어서, 상기 E-VSB 심볼 처리부는
    입력 데이터가 인핸스드 데이터 심볼이면 입력 심볼 중 하위 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  24. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 E-VSB 심볼 처리부는
    입력 데이터가 메인 데이터 심볼이면 1/2 부호화를 수행하지 않는 것을 특징으로 하는 디지털 방송 송신 시스템.
  25. 제 21 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 E-VSB 심볼 처리부는
    입력 데이터가 인핸스드 데이터 패킷에 삽입된 MPEG 헤더 바이트와 인핸스드 데이터 패킷에 부가된 RS 패리티 바이트가 심볼로 변환된 경우에는 1/2 부호화를 수행하지 않는 것을 특징으로 하는 디지털 방송 송신 시스템.
  26. 제 18 항에 있어서, 상기 E-VSB 심볼 처리부는
    상기 기지 데이터 열이 시작될 때 적어도 처음 두 심볼 동안에는 기지 데이터 심볼을 상기 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  27. 제 26 항에 있어서,
    상기 트렐리스 부호기의 메모리를 초기화하기 위한 데이터는 상기 트렐리스 부호기의 메모리 상태, 원하는 초기화 상태에 따라 달라지는 것을 특징으로 하는 디지털 방송 송신 시스템.
  28. 제 17 항의 디지털 방송 송신 시스템에서 전송되는 신호를 튜닝을 통해 수신하고, 수신된 신호에 기지 데이터를 적용하여 복조 및 채널 등화를 수행하는 복조 및 등화부;
    상기 복조 전 또는 복조된 신호로부터 송신측에서 삽입한 기지 데이터를 검 출하여 복조 및 등화부로 출력하는 기지 데이터 검출부; 및
    상기 입력받은 패킷이 인핸스드 데이터 패킷인 경우에는 패킷에 삽입되어 있는 비체계적 RS 패리티 바이트를 제거하는 비체계적 RS 패리티 제거기를 포함하여 구성되는 것을 특징으로 하는 디지털 방송 수신 시스템.
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