KR20070049778A - Method for manufacturing of cmos image sensor - Google Patents

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Abstract

본 발명은 공정 단순화 및 이미지 센서의 감도를 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 살리사이드 영역과 난 살리사이드 영역으로 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 살리사이드 영역과 난 살리사이드 영역에 게이트 전극 및 소오스/드레인 불순물 영역으로 이루어진 트랜지스터를 형성하는 단계와, 상기 반도체 기판의 난 살리사이드 영역에 살리사이드 방지층을 형성하는 단계와, 상기 반도체 기판의 실리사이드 영역에 형성된 게이트 전극 및 소오스/드레인 불순물 영역의 표면에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막을 포함한 반도체 기판의 전면에 베리어층을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 난 살리사이드 영역의 게이트 전극 및 살리사이드 영역의 금속 실리사이드막의 표면이 소정부분 노출되도록 C4F8와 CHF3 가스를 주 반응가스로 하여 상기 층간 절연막, 베리어층, 살리사이드 방지층을 동시에 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method for manufacturing a CMOS image sensor that simplifies the process and improves the sensitivity of the image sensor, comprising the steps of: forming an isolation layer on a semiconductor substrate defined by a salicide region and an egg salicide region; Forming a transistor comprising a gate electrode and a source / drain impurity region in the salicide region and the egg salicide region of the substrate, forming a salicide barrier layer in the egg salicide region of the semiconductor substrate; Forming a metal silicide film on the surface of the gate electrode and the source / drain impurity region formed in the silicide region, forming a barrier layer on the entire surface of the semiconductor substrate including the metal silicide film, and forming an interlayer insulating film on the entire surface of the semiconductor substrate. Forming, and the egg flesh A gate electrode and a metal silicide film, the surface of the salicide region of the side area to the C 4 F 8 and CHF 3 gas so as to expose a predetermined portion of the main reaction gas the interlayer insulating film, the barrier layer, making use of the side barrier layer at the same time, by selectively removing the contact And forming a hole.

CMOS 이미지 센서, 살리사이드, 콘택홀, 식각 선택비, USG CMOS image sensor, salicide, contact hole, etch selectivity, USG

Description

씨모스 이미지 센서의 제조방법{method for manufacturing of CMOS image sensor}Method for manufacturing of CMOS image sensor

도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도1 is an equivalent circuit diagram of one pixel of a general CMOS image sensor

도 2는 일반적인 씨모스 이미지 센서의 1 화소의 레이아웃도2 is a layout view of one pixel of a general CMOS image sensor

도 3a 내지 도 3e는 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도3A to 3E are cross-sectional views illustrating a method of manufacturing a CMOS image sensor according to the prior art.

도 4a 내지 도 4d는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도4A to 4D are cross-sectional views illustrating a method of manufacturing the CMOS image sensor according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

101 : 반도체 기판 102 : 소자 격리막101 semiconductor substrate 102 device isolation film

103 : 게이트 절연막 104 : 게이트 전극103: gate insulating film 104: gate electrode

105 : 절연막 측벽 107 : TEOS막105: insulating film sidewall 107: TEOS film

108 : 금속 실리사이드막 109 : USG막108: metal silicide film 109: USG film

110 : 층간 절연막 111 : 감광막110: interlayer insulating film 111: photosensitive film

112 : 콘택홀 112: contact hole

본 발명은 CMOS(Complementary Metal Oxide Silicon) 이미지 센서(image sensor)에 관한 것으로서, 특히 공정 단순화 및 이미지 센서의 감도를 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary metal oxide silicon (CMOS) image sensor, and more particularly to a method of manufacturing a CMOS image sensor to simplify the process and improve the sensitivity of the image sensor.

일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and is generally classified into a charge coupled device (CCD) and a CMOS image sensor. .

상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다. In the charge coupled device (CCD), a plurality of photo diodes (PDs) for converting a signal of light into an electrical signal are arranged in a matrix form, and the photo diodes in each vertical direction arranged in the matrix form. A plurality of vertical charge coupled device (VCCD) formed between the plurality of vertical charge coupled devices (VCCD) for vertically transferring charges generated in each photodiode, and horizontally transferring charges transferred by the respective vertical charge transfer regions; A horizontal charge coupled device (HCCD) for transmitting to the sensor and a sense amplifier (Sense Amplifier) for outputting an electrical signal by sensing the charge transmitted in the horizontal direction.

그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다. However, such a CCD has a disadvantage in that the manufacturing method is complicated because the driving method is complicated, the power consumption is large, and the multi-step photo process is required.

또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소 형화가 곤란한 단점을 갖는다.In addition, the charge coupling device has a disadvantage in that it is difficult to integrate a control circuit, a signal processing circuit, an analog-to-digital conversion circuit (A / D converter), and the like into a charge coupling device chip, which makes it difficult to downsize the product.

최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. Recently, CMOS image sensors have attracted attention as next generation image sensors for overcoming the disadvantages of the charge coupled device.

상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. The CMOS image sensor uses CMOS technology that uses a control circuit, a signal processing circuit, and the like as peripheral circuits to form MOS transistors corresponding to the number of unit pixels on a semiconductor substrate, thereby forming the MOS transistors of each unit pixel. The device adopts a switching method that sequentially detects output.

즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.That is, the CMOS image sensor implements an image by sequentially detecting an electrical signal of each unit pixel by a switching method by forming a photodiode and a MOS transistor in the unit pixel.

상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다. The CMOS image sensor has advantages such as relatively low power consumption, a simple manufacturing process with a relatively small number of photo process steps, and the like.

또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. In addition, since the CMOS image sensor can integrate a control circuit, a signal processing circuit, an analog / digital conversion circuit, and the like into the CMOS image sensor chip, the CMOS image sensor has an advantage of easy miniaturization.

따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.Therefore, the CMOS image sensor is currently widely used in various application parts such as a digital still camera, a digital video camera, and the like.

한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으 로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. CMOS image sensors are classified into 3T type, 4T type, and 5T type according to the number of transistors. The 3T type consists of one photodiode and three transistors, and the 4T type consists of one photodiode and four transistors.

여기서, 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 등가회로 및 레이아웃(lay-out)을 살펴보면 다음과 같다. Here, the equivalent circuit and the layout (lay-out) of the unit pixel of the 3T type CMOS image sensor will be described.

도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.FIG. 1 is an equivalent circuit diagram of a general 3T CMOS image sensor, and FIG. 2 is a layout diagram illustrating unit pixels of a general 3T CMOS image sensor.

일반적인 3T형 씨모스 이미지 센서의 단위 화소는, 도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다. As shown in FIG. 1, a unit pixel of a general 3T CMOS image sensor includes one photodiode (PD) and three nMOS transistors T1, T2, and T3.

상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다. The cathode of the photodiode PD is connected to the drain of the first nMOS transistor T1 and the gate of the second nMOS transistor T2.

그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다. The sources of the first and second nMOS transistors T1 and T2 are all connected to a power supply line supplied with a reference voltage VR, and the gate of the first nMOS transistor T1 has a reset signal RST. It is connected to the reset line supplied.

또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다. Further, the source of the third nMOS transistor T3 is connected to the drain of the second nMOS transistor, the drain of the third nMOS transistor T3 is connected to a read circuit (not shown in the drawing) via a signal line, The gate of the third nMOS transistor T3 is connected to a column select line to which a selection signal SLCT is supplied.

여기서, 상기 제 1 nMOS 트랜지스터(T1)는 상기 포토다이오드(PD)에서 모아진 광전하를 리셋시키기 위한 리셋 트랜지스터(Rx)이고, 상기 제 2 nMOS 트랜지스 터(T2)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하는 소스 플로어 트랜지스터(Dx)이며, 상기 제 3 nMOS 트랜지스터(T3)는 스위칭(switching) 역할로 어드레싱(addressing)을 할 수 있도록 하는 선택 트랜지스터(Sx)이다.Here, the first nMOS transistor T1 is a reset transistor Rx for resetting photocharges collected in the photodiode PD, and the second nMOS transistor T2 is a source follower buffer amplifier. A source floor transistor Dx acting as a buffer amplifier, and the third nMOS transistor T3 is a selection transistor Sx capable of addressing as a switching role.

한편, 상기 포토다이오드(PD)를 포함한 상기 리셋 트랜지스터(Rx)의 일부에는 난 살리사이드(non salicde) 영역이고, 다른 부분은 살리사이드(salicde) 영역에 해당한다.Meanwhile, a part of the reset transistor Rx including the photodiode PD is an non-salicide region, and the other part is a salicide region.

일반적인 3T형 CMOS 이미지 센서의 단위 화소는, 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(30, 40, 50)이 형성된다. As shown in FIG. 2, in the unit pixel of a general 3T CMOS image sensor, an active region 10 is defined so that one photodiode 20 is formed in a wide portion of the active region 10. Gate electrodes 30, 40, and 50 of three transistors are formed in the active region 10 of the remaining portion, respectively.

즉, 상기 게이트 전극(30)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(40)에 의해 소스 플로어 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(50)에 의해 선택 트랜지스터(Sx)가 형성된다. That is, a reset transistor Rx is formed by the gate electrode 30, a source floor transistor Dx is formed by the gate electrode 40, and a selection transistor Sx is formed by the gate electrode 50. Is formed.

여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(30, 40, 50) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다. Here, impurity ions are implanted into the active region 10 of each transistor except for the lower portion of each gate electrode 30, 40, 50 to form a source / drain region of each transistor.

따라서, 상기 리셋 트랜지스터(Rx)와 상기 소스 플로어 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.Accordingly, a power supply voltage Vdd is applied to a source / drain region between the reset transistor Rx and the source floor transistor Dx, and a source / drain region on one side of the select transistor Sx is a read circuit (not shown). Not shown).

상기에서 설명한 각 게이트 전극(30, 40, 50)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.Although not shown in the drawing, each of the gate electrodes 30, 40, and 50 described above is connected to each signal line, and each signal line is connected to an external driving circuit having a pad at one end thereof.

도 3a 내지 도 3e는 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 개략적인 공정단면도이다.3A to 3E are schematic process cross-sectional views showing a method of manufacturing a CMOS image sensor according to the prior art.

도 3a에 도시한 바와 같이, 살리사이드 영역과 난 살리사이드 영역으로 정의된 반도체 기판(61)에 소자 분리막(62)을 형성한다. As shown in FIG. 3A, the device isolation film 62 is formed in the semiconductor substrate 61 defined by the salicide region and the egg salicide region.

그리고, 상기 소자 분리막(62)이 형성된 반도체 기판(61)의 전면에 게이트 절연막(63)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막(63)을 제거하여 살리사이드 영역과 난 살리사이드 영역에 각각 게이트 전극(64)을 형성한다.  In addition, the gate insulating layer 63 and the conductive layer (for example, a high concentration polycrystalline silicon layer) are sequentially deposited on the entire surface of the semiconductor substrate 61 on which the device isolation layer 62 is formed, and optionally the conductive layer and the gate insulating layer ( 63), the gate electrode 64 is formed in the salicide region and the egg salicide region, respectively.

여기서, 상기 게이트 절연막(63)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.The gate insulating layer 63 may be formed by a thermal oxidation process or may be formed by CVD.

이어, 상기 게이트 전극(64)을 포함한 반도체 기판(61)의 전면에 절연막을 형성하고, 전면에 에치백 공정을 실시하여 상기 게이트 전극(64) 양측면에 절연막 측벽(65)을 형성한다.Next, an insulating film is formed on the entire surface of the semiconductor substrate 61 including the gate electrode 64, and an etch back process is performed on the entire surface to form insulating film sidewalls 65 on both sides of the gate electrode 64.

그리고 상기 게이트 전극(64) 및 절연막 측벽(65)을 마스크로 이용하여 상기 반도체 기판(61)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(64) 양측의 반도체 기판(61) 표면내에 소오스/드레인 불순물 영역(66)을 형성한다.The source / drain impurity ions are implanted into the entire surface of the semiconductor substrate 61 by using the gate electrode 64 and the insulating film sidewall 65 as a mask, so that the surface of the semiconductor substrate 61 on both sides of the gate electrode 64 is implanted. The source / drain impurity region 66 is formed in the inside.

한편, 상기 절연막 측벽(65)을 형성하기 전에 상기 게이트 전극(64) 양측의 반도체 기판(61) 표면내에 LDD 영역을 형성할 수 있다.Meanwhile, an LDD region may be formed in the surface of the semiconductor substrate 61 on both sides of the gate electrode 64 before forming the insulating film sidewall 65.

도 3b에 도시한 바와 같이, 상기 게이트 전극(64)을 포함한 반도체 기판(61) 전면에 TEOS막(67)을 형성하고, 포토 및 식각 공정을 통해 난 살리사이드 영역에만 잔류하도록 살리사이드 영역에 형성된 TEOS막(67)을 선택적으로 제거한다.As shown in FIG. 3B, a TEOS film 67 is formed on the entire surface of the semiconductor substrate 61 including the gate electrode 64 and formed in the salicide region so as to remain only in the salicide region through photo and etching processes. The TEOS film 67 is selectively removed.

여기서, 상기 난 살리사이드 영역에 잔류하는 TEOS막(67)은 이후 살리사이드 영역에 금속 살리사이드막을 형성할 때 난 살리사이드 영역을 마스킹하는 역할을 하게 된다.Here, the TEOS film 67 remaining in the egg salicide region serves to mask the egg salicide region when forming a metal salicide film in the salicide region.

이어, 상기 반도체 기판(61)의 전면에 고융점 금속막을 증착하고, 살리사이드 공정을 진행하여 살리사이드 영역에 형성된 게이트 전극(64) 및 소오스/드레인 불순물 영역(66)의 실리콘과 금속을 반응시키어 금속 살리사이드막(68)을 형성한다.Subsequently, a high melting point metal film is deposited on the entire surface of the semiconductor substrate 61, and a salicide process is performed to react silicon and metal of the gate electrode 64 and the source / drain impurity region 66 formed in the salicide region. A metal salicide film 68 is formed.

이어, 상기 게이트 전극(64)을 포함한 반도체 기판(61) 전면에 베리어층으로 실리콘 나이트라이드(SiN)막(69)을 형성한다.Subsequently, a silicon nitride (SiN) film 69 is formed as a barrier layer on the entire surface of the semiconductor substrate 61 including the gate electrode 64.

도 3c에 도시한 바와 같이, 상기 반도체 기판(61)의 전면에 층간 절연막(70)을 형성하고, 상기 층간 절연막(70)상에 제 1 감광막(71)을 도포한 후, 노광 및 현상 공정으로 상기 제 1 감광막(71)을 선택적으로 패터닝한다.As shown in FIG. 3C, an interlayer insulating film 70 is formed on the entire surface of the semiconductor substrate 61, the first photosensitive film 71 is coated on the interlayer insulating film 70, and then exposed and developed. The first photoresist layer 71 is selectively patterned.

이어, 상기 패터닝된 제 1 감광막(71)을 마스크로 이용하여 상기 살리사이드 영역에 형성된 게이트 전극(64) 및 소오스/드레인 불순물 영역(66)의 상부에 형성된 층간 절연막(70)을 선택적으로 패터닝하여 제 1 콘택홀(72)을 형성한다.Next, the patterned first photoresist layer 71 is used as a mask to selectively pattern the gate electrode 64 formed in the salicide region and the interlayer insulating layer 70 formed on the source / drain impurity region 66. The first contact hole 72 is formed.

여기서, 상기 제 1 콘택홀(72)을 형성할 때 폴리머성 가스인 CO를 첨가하여 상기 층간 절연막(70)을 식각한다.When the first contact hole 72 is formed, CO, which is a polymer gas, is added to etch the interlayer insulating layer 70.

도 3d에 도시한 바와 같이, 상기 제 1 감광막(71)을 제거하고, 상기 반도체 기판(61)의 전면에 제 2 감광막(73)을 도포한 후, 노광 및 현상 공정으로 상기 제 2 감광막(73)을 선택적으로 패터닝한다.As shown in FIG. 3D, the first photosensitive film 71 is removed, the second photosensitive film 73 is applied to the entire surface of the semiconductor substrate 61, and then the second photosensitive film 73 is exposed and developed. ) Is optionally patterned.

이어, 상기 패터닝된 제 2 감광막(73)을 마스크로 이용하여 상기 난 살리사이드 영역에 형성된 게이트 전극(64) 상부의 층간 절연막(70)을 선택적으로 제거하여 제 2 콘택홀(74)을 형성한다.Subsequently, the second contact hole 74 is formed by selectively removing the interlayer insulating layer 70 on the gate electrode 64 formed in the egg salicide region using the patterned second photoresist layer 73 as a mask. .

여기서, 상기 제 2 콘택홀(74)을 형성할 때 폴리머성 가스인 CO를 첨가하여 상기 층간 절연막(70)을 식각한다.When the second contact hole 74 is formed, CO, which is a polymer gas, is added to etch the interlayer insulating layer 70.

도 3e에 도시한 바와 같이, 상기 제 2 감광막(73)을 제거하고, 상기 층간 절연막(70)을 마스크로 이용하여 상기 제 1, 제 2 콘택홀(72,74) 하부의 베리어층으로 사용된 실리콘 나이트라이드막(69) 및 TEOS막(67)을 선택적으로 제거한다.As shown in FIG. 3E, the second photoresist layer 73 is removed and the barrier layer under the first and second contact holes 72 and 74 is used by using the interlayer insulating layer 70 as a mask. The silicon nitride film 69 and the TEOS film 67 are selectively removed.

그러나 상기와 같은 종래 기술에 의한 CMOS 이미지 센서의 제조방법은 다음과 같은 문제점이 있었다.However, the manufacturing method of the CMOS image sensor according to the prior art as described above has the following problems.

즉, 콘택홀을 형성할 때 콘택부의 선택비가 커짐에 따라 폴리머성 가스인 CO를 첨가하는데, 이는 유해 기수로 그 사용에 규제를 갖는다.That is, when forming the contact hole, as the selectivity of the contact portion is increased, CO, which is a polymer gas, is added, which has a restriction on its use as a harmful rider.

또한, 난 살리사이드 영역의 경우 베리어층의 하부에 TEOS막(살리사이드 방지층)이 존재하기 때문에 난 살리사이드 영역과 살리사이드 영역의 마스크를 달리하여 별도의 식각 공정을 통해 콘택홀을 형성함으로써 공정이 복잡하다.In addition, in the case of the egg salicide region, since the TEOS film (salicide prevention layer) exists under the barrier layer, the process is performed by forming a contact hole through a separate etching process by different masks of the egg salicide region and the salicide region. Complex.

또한, 이미지 센서의 경우 유전율이 큰 실리콘 나이트라이드막을 베리어층으로 사용함으로써 광특성 저하를 초래한다. In addition, in the case of an image sensor, a silicon nitride film having a high dielectric constant is used as a barrier layer, resulting in deterioration of optical characteristics.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트 전극과 살리사이드막의 식각 선택비를 향상시킴으로써 환경 친화적이며 공정 마진을 높임과 동시에 살리사이드 영역과 난 살리사이드 영역에 동시에 식각하여 콘택홀을 형성함으로써 공정 수를 줄여 비용을 줄이도록 한 이고 이미지 센서의 광특성 저하를 방지하도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the above-mentioned problems, environmentally friendly by improving the etch selectivity of the gate electrode and the salicide layer, while increasing the process margin, while simultaneously etching the salicide region and the egg salicide region at the same time contact hole The purpose of the present invention is to provide a method for manufacturing CMOS image sensor to reduce the number of processes by reducing the cost and to prevent degradation of optical characteristics of the image sensor.

또한, 본 발명은 이미지 센서의 광특성 저하를 방지하도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.In addition, an object of the present invention is to provide a method for manufacturing a CMOS image sensor to prevent degradation of the optical properties of the image sensor.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 살리사이드 영역과 난 살리사이드 영역으로 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 살리사이드 영역과 난 살리사이드 영역에 게이트 전극 및 소오스/드레인 불순물 영역으로 이루어진 트랜지스터를 형성하는 단계와, 상기 반도체 기판의 난 살리사이드 영역에 살리사이드 방지층을 형성하는 단계와, 상기 반도체 기판의 실리사이드 영역에 형성된 게이트 전극 및 소오스/드레인 불순물 영역의 표면에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막을 포함한 반도체 기판의 전면에 베리어층을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 난 살리사이드 영 역의 게이트 전극 및 살리사이드 영역의 금속 실리사이드막의 표면이 소정부분 노출되도록 C4F8와 CHF3 가스를 주 반응가스로 하여 상기 층간 절연막, 베리어층, 살리사이드 방지층을 동시에 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The method for manufacturing the CMOS image sensor according to the present invention for achieving the above object comprises the steps of forming an isolation layer on a semiconductor substrate defined by a salicide region and an egg salicide region, and a salicide region of the semiconductor substrate; Forming a transistor comprising a gate electrode and a source / drain impurity region in the egg salicide region, forming a salicide barrier layer in the egg salicide region of the semiconductor substrate, and forming a gate electrode in the silicide region of the semiconductor substrate And forming a metal silicide film on the surface of the source / drain impurity region, forming a barrier layer on the entire surface of the semiconductor substrate including the metal silicide film, forming an interlayer insulating film on the entire surface of the semiconductor substrate, and I gate electrode of the salicide region Salicylate and a metal silicide film, the surface of the side region at the same time, selectively removing the interlayer insulating film, the barrier layer, the side layer raised to the C 4 F 8 and CHF 3 gas as a main reaction gas so as to expose a predetermined portion forming a contact hole, It is characterized by including the formation.

이하, 첨부된 도면을 참고하여 본 발명에 따른 씨모스 이미지 센서의 제조 방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing the CMOS image sensor according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 개략적인 공정단면도이다.4A to 4D are schematic cross-sectional views illustrating a method of manufacturing a CMOS image sensor according to the present invention.

도 4a에 도시한 바와 같이, 살리사이드 영역과 난 살리사이드 영역으로 정의된 반도체 기판(101)에 소자 분리막(102)을 형성한다. As shown in FIG. 4A, the device isolation film 102 is formed in the semiconductor substrate 101 defined by the salicide region and the egg salicide region.

여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(102)을 형성하는 방법을 설명하면 다음과 같다.Although not shown in the drawings, a method of forming the device isolation layer 102 will be described below.

먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다. First, a pad oxide film, a pad nitride film, and a TEOS (Tetra Ethyl Ortho Silicate) oxide film are sequentially formed on a semiconductor substrate, and a photoresist film is formed on the TEOS oxide film.

이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다. Subsequently, the photoresist is exposed and developed using a mask defining an active region and a device isolation region to pattern the photoresist. At this time, the photoresist of the device isolation region is removed.

그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.The pad oxide film, the pad nitride film and the TEOS oxide film of the device isolation region are selectively removed using the patterned photoresist as a mask.

이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다. Subsequently, the semiconductor substrate in the device isolation region is etched to a predetermined depth using the patterned pad oxide film, the pad nitride film, and the TEOS oxide film as a mask to form a trench. Then, all of the photosensitive film is removed.

이어, 상기 트렌치가 형성된 기판 전면에 희생 산화막(sacrifice oxide)을 얇게 형성하고, 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성한다. 이 때 상기 희생 산화막은 상기 트렌치의 내벽에도 형성되며, 상기 O3 TEOS막은 약 1000℃ 이상의 온도에서 진행된다.Subsequently, a thin sacrificial oxide film is formed on the entire surface of the substrate on which the trench is formed, and an O 3 TEOS film is formed on the substrate to fill the trench. In this case, the sacrificial oxide film is also formed on the inner wall of the trench, and the O 3 TEOS film proceeds at a temperature of about 1000 ° C. or more.

이어, 상기 반도체 기판의 전면에, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 상기 O3 TEOS막을 제거하여 상기 트렌치의 내부에 소자 격리막(102)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.Subsequently, the O 3 TEOS film is removed on the entire surface of the semiconductor substrate so as to remain only in the trench region by a chemical mechanical polishing (CMP) process to form a device isolation layer 102 in the trench. Next, the pad oxide film, the pad nitride film, and the TEOS oxide film are removed.

그리고, 상기 소자 분리막(102)이 형성된 반도체 기판(101)의 전면에 게이트 절연막(103)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막(103)을 제거하여 살리사이드 영역과 난 살리사이드 영역에 각각 게이트 전극(104)을 형성한다.  In addition, a gate insulating film 103 and a conductive layer (for example, a high concentration polycrystalline silicon layer) are sequentially deposited on the entire surface of the semiconductor substrate 101 on which the device isolation layer 102 is formed, and optionally the conductive layer and the gate insulating film ( 103 is removed to form gate electrodes 104 in the salicide region and the egg salicide region, respectively.

여기서, 상기 게이트 절연막(103)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.The gate insulating layer 103 may be formed by a thermal oxidation process or may be formed by a CVD method.

이어, 상기 게이트 전극(104)을 포함한 반도체 기판(101)의 전면에 절연막을 형성하고, 전면에 에치백 공정을 실시하여 상기 게이트 전극(104) 양측면에 절연막 측벽(105)을 형성한다.Next, an insulating film is formed on the entire surface of the semiconductor substrate 101 including the gate electrode 104, and an etch back process is performed on the entire surface to form the insulating film sidewall 105 on both sides of the gate electrode 104.

그리고 상기 게이트 전극(104) 및 절연막 측벽(105)을 마스크로 이용하여 상기 반도체 기판(101)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(104) 양측의 반도체 기판(101) 표면내에 소오스/드레인 불순물 영역(106)을 형성한다.In addition, source / drain impurity ions are implanted into the entire surface of the semiconductor substrate 101 using the gate electrode 104 and the insulating film sidewall 105 as a mask, so that the surface of the semiconductor substrate 101 on both sides of the gate electrode 104 is implanted. Source / drain impurity regions 106 are formed in the trenches.

한편, 상기 절연막 측벽(105)을 형성하기 전에 상기 게이트 전극(104) 양측의 반도체 기판(101) 표면내에 LDD 영역을 형성할 수 있다.Meanwhile, an LDD region may be formed in the surface of the semiconductor substrate 101 on both sides of the gate electrode 104 before the insulating film sidewall 105 is formed.

도 4b에 도시한 바와 같이, 상기 게이트 전극(104)을 포함한 반도체 기판(101) 전면에 TEOS막(107)을 형성하고, 포토 및 식각 공정을 통해 난 살리사이드 영역에만 잔류하도록 살리사이드 영역에 형성된 TEOS막(107)을 선택적으로 제거한다.As shown in FIG. 4B, the TEOS film 107 is formed on the entire surface of the semiconductor substrate 101 including the gate electrode 104, and formed in the salicide region so as to remain only in the salicide region through photo and etching processes. The TEOS film 107 is selectively removed.

여기서, 상기 난 살리사이드 영역에 잔류하는 TEOS막(107)은 이후 살리사이드 영역에 금속 살리사이드막을 형성할 때 난 살리사이드 영역을 마스킹하는 역할을 하게 된다.Here, the TEOS film 107 remaining in the egg salicide region serves to mask the egg salicide region when forming a metal salicide film in the salicide region.

이어, 상기 반도체 기판(101)의 전면에 고융점 금속막을 증착하고, 살리사이드 공정을 진행하여 살리사이드 영역에 형성된 게이트 전극(104) 및 소오스/드레인 불순물 영역(106)의 실리콘과 금속을 반응시키어 금속 살리사이드막(108)을 형성한다.Subsequently, a high melting point metal film is deposited on the entire surface of the semiconductor substrate 101, and the metal is reacted with silicon in the gate electrode 104 and the source / drain impurity region 106 formed in the salicide region by performing a salicide process. The metal salicide film 108 is formed.

여기서, 상기 금속 살리사이드막(108)을 형성하기 위한 고융점 금속막은 Ti, Ta, Ni, Co 등을 사용할 수 있다.The high melting point metal film for forming the metal salicide film 108 may be Ti, Ta, Ni, Co, or the like.

이어, 상기 게이트 전극(104)을 포함한 반도체 기판(101) 전면에 베리어층으로 USG막(109)을 300 ~ 600Å의 두께로 형성한다.Subsequently, a USG film 109 is formed on the entire surface of the semiconductor substrate 101 including the gate electrode 104 as a barrier layer to a thickness of 300 to 600 Å.

도 4c에 도시한 바와 같이, 상기 반도체 기판(101)의 전면에 층간 절연막(110)을 형성하고, 상기 층간 절연막(110)상에 감광막(111)을 도포한 후, 노광 및 현상 공정으로 상기 감광막(111)을 선택적으로 패터닝한다.As shown in FIG. 4C, an interlayer insulating film 110 is formed on the entire surface of the semiconductor substrate 101, the photosensitive film 111 is coated on the interlayer insulating film 110, and then the photosensitive film is exposed and developed. Selectively pattern 111.

여기서, 상기 층간 절연막(110)은 TEOS 또는 BPSG 등을 사용한다.In this case, the interlayer insulating layer 110 uses TEOS, BPSG, or the like.

이어, 상기 패터닝된 감광막(111)을 마스크로 이용하여 상기 살리사이드 영역 및 난 살리사이드 영역에 형성된 게이트 전극(104) 및 금속 살리사이드막(68)의 표면이 소정부분 노출되도록 상기 층간 절연막(110), USG막(109), TEOS막(107)을 선택적으로 제거하여 콘택홀(112)을 형성한다.Subsequently, the interlayer insulating layer 110 may be exposed to a predetermined portion of the gate electrode 104 and the metal salicide layer 68 formed in the salicide region and the egg salicide region by using the patterned photoresist layer 111 as a mask. ), The USG film 109 and the TEOS film 107 are selectively removed to form the contact hole 112.

여기서, 상기 콘택홀(112)을 형성할 때 C4F8, CHF3의 식각 가스를 이용하여 형성한다.Here, when forming the contact hole 112 is formed using an etching gas of C 4 F 8 , CHF 3 .

한편, 상기 콘택홀(112)을 형성하기 위한 공정을 보다 구체적으로 설명하면 다음과 같다.Meanwhile, the process for forming the contact hole 112 will be described in more detail as follows.

즉, 600~1400 W(source power) / 600~1400 W(Bias power) / 3~12sccm C4F8 / 4~15sccm CHF3 / 200~300 sccm Ar / 10~30sccm N2 / 2~10sccm O2 / 5~25℃의 범위에서 얻어진 결과값 들로부터 게이트 전극(104)과 금속 살리사이드막(108) 및 층간 절연막(110)의 선택비에 있어서 주 영향 인자(변수)는 바이어스 파워(Bias Power)임을 알 수 있었으며, 상기 바이어스 파워를 1170W 진행 시 타 변수에 관계없이 20이상의 선택비를 얻을 수 있다. That is, 600 ~ 1400 W (source power ) / 600 ~ 1400 W (Bias power) / 3 ~ 12sccm C 4 F 8/4 ~ 15sccm CHF 3/200 ~ 300 sccm Ar / 10 ~ 30sccm N 2/2 ~ 10sccm O From the results obtained in the range of 2/5 to 25 ° C., the main influence factor (variable) in the selectivity of the gate electrode 104, the metal salicide film 108, and the interlayer insulating film 110 is the bias power (Bias Power). ), And when the bias power proceeds to 1170W, a selectivity of 20 or more can be obtained regardless of other variables.

이러한 결과를 토대로 바이어스 파워를 1200 W, Ar 250 sccm, 온도 20℃에서 식각 후 콘택홀(112)의 프로파일(profile)을 확인한 결과, C4F8/CHF3 비가 클수록 슬로프(slop)가 증가함을 알 수 있다. Based on these results, after confirming the profile of the contact hole 112 after etching the bias power at 1200 W, Ar 250 sccm, and temperature 20 ° C, the slope increases as the C 4 F 8 / CHF 3 ratio increases. It can be seen.

상기 조건 중 한 예로 1000W / 1200W / 4sccm C4F8 / 5sccm CHF3 / 300sccm Ar / 20sccm N2 / 3sccm O2 / 15℃에서의 조건은 아래의 표 1과 같다.The conditions for example in conditions of 1000W / 1200W / 4sccm C 4 F 8 / 5sccm CHF 3 / 300sccm Ar / 20sccm N 2 / 3sccm O 2/15 ℃ of are shown in Table 1 below.

식각속도(Å/min)Etching Speed (Å / min) 선택비Selectivity Poly-SiPoly-Si Ti-SalicideTi-Salicide TEOS/BPSGTEOS / BPSG TEOS/Poly-SiTEOS / Poly-Si TEOS/Ti-SalTEOS / Ti-Sal 측정값Measures 265265 275275 5645/79555645/7955 2121 2121

또한, 상기 콘택홀(112)의 형성은 두 단계로 나누어 진행할 수도 있다.In addition, the contact hole 112 may be formed in two steps.

즉, 1000~1400W(source power) / 800~1000W(Bias power) / 5~25sccm C4F8 / 200~300sccm Ar / 10~30sccm N2 / 2~10sccm O2 / 15~25℃에서 1차로 진행한 후, 1000~1400W(source power) / 800~1000W(Bias power) / 3~12sccm C4F8 / 4~20sccm CHF3 / 200~300sccm Ar / 10~30sccm N2 / 2~10sccm O2/15~25℃의 2차로 진행하여 베리어층까지 동시에 식각한다. That is, primarily in the 1000 ~ 1400W (source power) / 800 ~ 1000W (Bias power) / 5 ~ 25sccm C 4 F 8/200 ~ 300sccm Ar / 10 ~ 30sccm N 2/2 ~ 10sccm O 2/15 ~ 25 ℃ after proceeding, 1000 ~ 1400W (source power) / 800 ~ 1000W (Bias power) / 3 ~ 12sccm C 4 F 8/4 ~ 20sccm CHF 3/200 ~ 300sccm Ar / 10 ~ 30sccm N 2/2 ~ 10sccm O 2 Proceed second to / 15 ~ 25 ℃ and simultaneously etch to the barrier layer.

도 4d에 도시한 바와 같이, 상기 감광막(111)을 제거하고, 상기 반도체 기판(101)에 도면에는 도시하지 않았지만 통상적인 제조 공정을 이용하여 금속 배선을 형성한다.As shown in FIG. 4D, the photosensitive film 111 is removed, and metal wirings are formed on the semiconductor substrate 101 using a conventional manufacturing process although not shown in the drawing.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

이상에서 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서의 제조방법에 있어서는 다음과 같은 효과가 있다.The method of manufacturing the CMOS image sensor according to the present invention as described above has the following effects.

첫째, CO 가스를 사용하지 않고 C4F8, CHF3의 식각 가스를 사용하여 각 층간의 고선택비(high apect ratio)를 가짐과 동시에 스트레이션(striation)이 없는 콘택홀을 형성할 수 있다.First, using C 4 F 8 , CHF 3 etching gas without using CO gas can form a contact hole having a high apect ratio between each layer and no streaking .

둘째, 이미지 소자(image Sensor)의 제조 시, 굴절률이 큰 SiN을 베리어층으로 사용하지 않고 USG를 사용함으로써 광특성 향상 및 전극인 폴리 실리콘(poly-Si)(또는 살리사이드) 접촉면까지 한번에 식각함으로써 공정을 단순화시킬 수 있다.Second, in manufacturing an image sensor, by using USG instead of SiN, which has a high refractive index, as a barrier layer, optical properties are improved and etching is performed at once to a poly-Si (or salicide) contact surface as an electrode. The process can be simplified.

Claims (5)

살리사이드 영역과 난 살리사이드 영역으로 정의된 반도체 기판에 소자 분리막을 형성하는 단계;Forming an isolation layer in the semiconductor substrate defined by the salicide region and the egg salicide region; 상기 반도체 기판의 살리사이드 영역과 난 살리사이드 영역에 게이트 전극 및 소오스/드레인 불순물 영역으로 이루어진 트랜지스터를 형성하는 단계;Forming a transistor including a gate electrode and a source / drain impurity region in a salicide region and an egg salicide region of the semiconductor substrate; 상기 반도체 기판의 난 살리사이드 영역에 살리사이드 방지층을 형성하는 단계;Forming a salicide barrier layer in the egg salicide region of the semiconductor substrate; 상기 반도체 기판의 실리사이드 영역에 형성된 게이트 전극 및 소오스/드레인 불순물 영역의 표면에 금속 실리사이드막을 형성하는 단계;Forming a metal silicide film on surfaces of the gate electrode and the source / drain impurity region formed in the silicide region of the semiconductor substrate; 상기 금속 실리사이드막을 포함한 반도체 기판의 전면에 베리어층을 형성하는 단계;Forming a barrier layer on an entire surface of the semiconductor substrate including the metal silicide layer; 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface of the semiconductor substrate; 상기 난 살리사이드 영역의 게이트 전극 및 살리사이드 영역의 금속 실리사이드막의 표면이 소정부분 노출되도록 C4F8와 CHF3 가스를 주 반응가스로 하여 상기 층간 절연막, 베리어층, 살리사이드 방지층을 동시에 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.The interlayer insulating film, the barrier layer, and the salicide prevention layer are selectively selected simultaneously using C 4 F 8 and CHF 3 gas as the main reaction gases so that the gate electrode of the egg salicide region and the surface of the metal silicide film of the salicide region are partially exposed. And forming a contact hole by removing the contact hole. 제 1 항에 있어서, 상기 콘택홀은 600~1400 W(source power) / 600~1400 W(Bias power) / 3~12sccm C4F8 / 4~15sccm CHF3 / 200~300sccm Ar / 10~30sccm N2 / 2~10sccm O2 / 5~25℃의 범위에서 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.The method of claim 1, wherein the contact hole is 600 ~ 1400 W (source power) / 600 ~ 1400 W (Bias power) / 3 ~ 12sccm C 4 F 8/4 ~ 15sccm CHF 3/200 ~ 300sccm Ar / 10 ~ 30sccm N 2/2 ~ 10sccm O 2 / method of manufacturing a CMOS image sensor as to form in the range of 5 ~ 25 ℃. 제 1 항에 있어서, 상기 베리어층은 USG막을 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.The method of claim 1, wherein the barrier layer comprises a USG film. 제 1 항에 있어서, 상기 베리어층은 300 ~ 600Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.The method of claim 1, wherein the barrier layer is formed to a thickness of about 300 to about 600 μs. 제 1 항에 있어서, 상기 콘택홀은 1000~1400W(source power) / 800~1000W(Bias power) / 5~25sccm C4F8 / 200~300Ar / 10~30sccm N2 / 2~10sccm O2 / 15~25℃에서 1차로 진행하고, 1000~1400W(source power) / 800~1000W(Bias power) / 3~12sccm C4F8 / 4~20sccm CHF3 / 200~300sccm Ar / 10~30sccm N2 / 2~10sccm O2 / 15~25℃의 2차로 진행하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.The method of claim 1, wherein the contact hole is 1000 ~ 1400W (source power) / 800 ~ 1000W (Bias power) / 5 ~ 25sccm C 4 F 8/200 ~ 300Ar / 10 ~ 30sccm N 2/2 ~ 10sccm O 2 / Proceed first at 15 ~ 25 ℃, 1000 ~ 1400W (source power) / 800 ~ 1000W (Bias power) / 3 ~ 12sccm C 4 F 8 / 4 ~ 20sccm CHF 3 / 200 ~ 300sccm Ar / 10 ~ 30sccm N 2/2 ~ 10sccm O 2 / A method of manufacturing a CMOS image sensor characterized in that the secondary to form at 15 ~ 25 ℃.
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