KR100451033B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성시 콘택홀 내부의 주름(striation) 현상을 방지함과 동시에 식각되는 절연막의 폴리 실리콘 및 살리사이드(salicide)에 대한 식각 선택비를 균일하게 할 수 있는 반도체 소자의 제조방법에 관한 것으로서, 본 발명의 반도체 소자의 제조방법은 살리사이드 구조 및 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판의 각각 영역 상에 트랜지스터들을 형성하는 단계와, 상기 비 살리사이드 구조의 트랜지스터 형성 영역 상에 살리사이드 마스크층을 형성하는 단계와, 상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계와, 상기 기판 전면에 식각 방지막층 및 절연막층을 차례로 형성하는 단계와, C4F8가스와 CHF3가스가 0.6∼0.8 : 1로 혼합된 혼합 가스를 이용하여 상기 살리사이드 구조의 절연막층, 식각 방지막층 및 살리사이드 마스크층을 식각 제거함과 동시에 상기 비 살리사이드 구조의 절연막층 및 식각 방지막층을 식각 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention provides a semiconductor device capable of preventing striation inside the contact hole when forming the contact hole of the semiconductor device and at the same time making the etching selectivity of polysilicon and salicide of the insulating film etched uniform. A method of manufacturing a semiconductor device of the present invention comprises the steps of forming transistors on respective regions of an insulated substrate having transistor formation regions of salicide structure and non-salicide structure, and transistors of the non-salicide structure Forming a salicide mask layer on the formation region, forming a salicide layer in the transistor formation region of the salicide structure, forming an etch stop layer and an insulation layer on the entire surface of the substrate, and C 4 F 8 gas, and CHF 3 gas is from 0.6 to 0.8: the raised by using the mixed gas mixed in the first side Article insulating layer, a barrier layer and etching the masking layer at the same time utilizing the side-etching and removing is characterized in that comprises a step of forming a contact hole by removing the insulating layer, and etching the etch barrier layer side of the non-raised structure.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체 소자의 콘택홀 형성시 콘택홀 내부의 주름(striation) 현상을 방지함과 동시에 식각되는 절연막의 폴리 실리콘 및 살리사이드(salicide)에 대한 식각 선택비를 균일하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, an etching selection for polysilicon and salicide of an insulating layer that is simultaneously etched while preventing a striation phenomenon inside a contact hole when forming a contact hole of a semiconductor device. It relates to a method for manufacturing a semiconductor device capable of making the ratio uniform.
일반적으로 반도체 소자의 기하학적 크기가 미세화 됨에 따라 게이트, 소스 및 드레인 영역 등의 면적이 감소되고, 소자의 크기를 줄임에 따라 소스와 드레인 접합을 보다 얇게 하게 되어 고저항 영역이 초래된다. 이러한 소스/드레인 영역과 다결정 실리콘 영역의 저항을 본질적으로 줄이기 위한 방법으로 살리사이드(self aligned silicide; salicide) 공정이 이용되고 있다. 현재 MOSFET 소자에 있어서, 폴리 게이트 전극과 소스/드레인 영역에 살리사이드를 형성하여 소자의 동작 특성을 향상시키는 기술은 일반화되어 있으며, 로직 소자에서는 살리사이드 구조의 트랜지스터와 비 살리사이드(non-salicide) 구조의 소자가 동일 칩 내에 만들어지고 있다.In general, as the geometric size of the semiconductor device becomes smaller, the area of the gate, source, and drain regions is reduced, and as the size of the device is reduced, the source and drain junctions become thinner, resulting in a high resistance region. A self aligned silicide (salicide) process is used as a method for essentially reducing the resistance of such source / drain regions and polycrystalline silicon regions. In MOSFET devices, techniques for improving the operation characteristics of the devices by forming salicides in the poly gate electrode and the source / drain regions are common. In logic devices, transistors having salicide structures and non-salicides are used. The element of the structure is made in the same chip.
종래의 살리사이드 공정을 이용한 반도체 로직 소자의 제조방법을 설명하면 도 1 내지 3에 도시한 바와 같다.A method of manufacturing a semiconductor logic device using a conventional salicide process is as shown in FIGS. 1 to 3.
먼저 도 1에 도시한 바와 같이, 살리사이드 구조의 트랜지스터 형성 영역과 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판(101)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation) 공정으로 소자 격리막(102)을 형성한다. 이와 같은 소자 격리막(102)의 형성 공정으로 실제 소자가 형성될 활성 영역(active region)을 정의한다.First, as shown in FIG. 1, a device isolation film is formed by a field oxidation or shallow trench isolation (STI) process in a device isolation region of an insulating substrate 101 having a salicide structure transistor and a non-salicide transistor formation region. 102 is formed. In the process of forming the device isolation layer 102, an active region in which an actual device is to be formed is defined.
이어, 상기 활성 영역에 산화막, 폴리 실리콘층을 순차적으로 형성하고 선택적으로 패터닝하여 게이트 산화막(103), 게이트 전극(104)을 형성한다. 그리고, 상기 게이트 전극(104)의 측면에 게이트 측벽(105)을 형성하고 게이트 전극(104)의 양측 활성 영역에 소스/드레인 영역(106)을 형성한다.Subsequently, an oxide film and a polysilicon layer are sequentially formed on the active region and selectively patterned to form a gate oxide film 103 and a gate electrode 104. The gate sidewall 105 is formed on the side of the gate electrode 104, and the source / drain region 106 is formed in both active regions of the gate electrode 104.
이어, 상기 기판 전면에 살리사이드 방어용 산화막을 형성하고 살리사이드가 형성되지 않는 부분에만 남겨 살리사이드 마스크층(107)을 형성한다. 그리고 기판(101) 전면에 살리사이드 형성용 금속 물질층을 증착하고 어닐 공정으로 살리사이드층(108)을 형성한다. 여기서, 상기 살리사이드층(108)은 살리사이드 영역에만 형성된다.Subsequently, a salicide protective oxide film is formed on the entire surface of the substrate, and the salicide mask layer 107 is formed, leaving only the portion where the salicide is not formed. In addition, a salicide forming metal material layer is deposited on the entire surface of the substrate 101, and the salicide layer 108 is formed by an annealing process. Here, the salicide layer 108 is formed only in the salicide region.
이어서, 도 2에 도시한 바와 같이 기판(101) 전면에 식각 방지막층(109)을 형성하고 상기 식각 방지막층(109) 상에 평탄용 절연층으로 BPSG(Boron Phosphorous Silica Glass)(110)를 형성한다. 이어, 도 3에 도시한 바와 같이 포토리소그래피 공정으로 상기 BPSG(110), 식각 방지막층(109)을 선택적으로 식각하여 콘택홀(111)을 형성한다. 이 때, 상기 식각 방지막층(109)으로는 일반적으로 실리콘 질화물(SiNx)이 이용된다. 또한, 상기 콘택홀(111)을 형성하기 위한 식각 방법으로 일반적으로 CO 가스를 이용한 RIE(Reactive Ion Etching) 방법을 이용한다.Subsequently, as shown in FIG. 2, an etch stop layer 109 is formed on the entire surface of the substrate 101, and a BPSG (Boron Phosphorous Silica Glass) 110 is formed on the etch stop layer 109 as a flat insulating layer. do. Next, as shown in FIG. 3, the contact hole 111 is formed by selectively etching the BPSG 110 and the etch stop layer 109 by a photolithography process. In this case, silicon nitride (SiN x ) is generally used as the etch stop layer 109. In addition, as an etching method for forming the contact hole 111, generally, a reactive ion etching (RIE) method using CO gas is used.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.However, the manufacturing method of the semiconductor device according to the prior art as described above has the following problems.
식각 방지막층으로 일반적으로 사용되는 실리콘 질화물은 굴절률이 높기 때문에 광특성을 요구하는 이미지 센서에는 적용하기 어려운 점이 있다.Silicon nitride, which is generally used as an etch barrier layer, has a high refractive index, which makes it difficult to apply to an image sensor requiring optical characteristics.
또한, CO 가스를 이용하여 절연막층, 식각 방지막층인 실리콘 질화물을 차례로 식각하여 콘택홀을 형성할 시에, 콘택홀 주변에 폴리머성 CO 가스로 인해 주름(Striation) 현상이 발생될 뿐만 아니라, 상기 실리콘 질화물의 식각에 추가적인 공정이 요구되는 단점이 있다.In addition, when forming a contact hole by sequentially etching the insulating layer, the silicon nitride as an etch barrier layer using CO gas, not only wrinkles occur due to the polymer CO gas around the contact hole, There is a disadvantage that an additional process is required for etching silicon nitride.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 소자의 콘택홀 형성시 콘택홀 내부의 주름(striation) 현상을 방지함과 동시에 식각되는 절연막의 폴리 실리콘 및 살리사이드(salicide)에 대한 식각 선택비를 균일하게 할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and prevents striation inside the contact hole when forming a contact hole of a semiconductor device and at the same time protects against polysilicon and salicide of an insulating film to be etched. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of making the etching selectivity uniform.
도 1 내지 3는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1 to 3 are cross-sectional views for explaining a method of manufacturing a semiconductor device according to the prior art.
도 4 내지 7는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.4 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
201 : 절연 기판 202 : 소자 격리막201: insulating substrate 202: device isolation film
203 : 게이트 산화막 204 : 게이트 전극203: gate oxide film 204: gate electrode
205 : 게이트 측벽 206 : 소스/드레인205: gate sidewall 206: source / drain
207 : 살리사이드 마스크층 208 : 살리사이드층207: salicide mask layer 208: salicide layer
209 : 식각 방지막층 210 : 절연막층209: etching prevention film layer 210: insulating film layer
211 : 콘택홀211: contact hole
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 살리사이드 구조 및 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판의 각각 영역 상에 트랜지스터들을 형성하는 단계와, 상기 비 살리사이드 구조의 트랜지스터 형성 영역 상에 살리사이드 마스크층을 형성하는 단계와, 상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계와, 상기 기판 전면에 식각 방지막층 및 절연막층을 차례로 형성하는 단계와, C4F8가스와 CHF3가스가 0.6∼0.8 : 1로 혼합된 혼합 가스를 이용하여 상기 살리사이드 구조의 절연막층, 식각 방지막층 및 살리사이드 마스크층을 식각 제거함과 동시에 상기 비 살리사이드 구조의 절연막층 및 식각 방지막층을 식각 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming transistors on each region of the insulating substrate having a transistor forming region of the salicide structure and the non-salicide structure, and the non-salicide structure Forming a salicide mask layer on the transistor formation region of the substrate, forming a salicide layer on the transistor formation region of the salicide structure, and sequentially forming an etch stop layer and an insulation layer on the entire surface of the substrate; Using the mixed gas of C 4 F 8 gas and CHF 3 gas in the range of 0.6 to 0.8: 1 to etch away the insulating layer, the etch stop layer, and the salicide mask layer of the salicide structure, Forming a contact hole by etching the insulating film layer and the etch stop layer It is characterized by.
본 발명의 반도체 소자방법은 식각 에천트로서 종래의 폴리머성 가스인 CO 대신 C4F8와 CHF3의 혼합가스를 적정의 혼합비로 사용하여 콘택홀 주변의 주름(Striation) 현상을 방지하고, 폴리 실리콘 및 살리사이드층에 대한 절연막층의 식각 선택비를 안정적으로 담보할 수 있게 된다.The semiconductor device method of the present invention uses a mixed gas of C 4 F 8 and CHF 3 in an appropriate mixing ratio instead of CO, which is a conventional polymer gas, as an etching etchant, to prevent striation around contact holes, and It is possible to stably secure the etching selectivity of the insulating film layer with respect to the silicon and salicide layers.
이하, 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 4 내지 7는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 먼저, 도 4에 도시한 바와 같이, 살리사이드 구조의 트랜지스터 형성 영역과 비 살리사이드 구조의 트랜지스터 형성 영역을 갖는 절연 기판(201)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation) 공정으로 소자 격리막(202)을 형성한다. 이와 같은 소자 격리층(202)의 형성 공정으로 실제 소자가 형성될 활성 영역(active region)을 정의한다.4 to 7 are process cross-sectional views for explaining the method for manufacturing a semiconductor device of the present invention. First, as shown in FIG. 4, a device is oxidized in a field isolation or shallow trench isolation (STI) process in an element isolation region of an insulating substrate 201 having a salicide-structured transistor formation region and a non-salicide-type transistor formation region. The separator 202 is formed. The process of forming the device isolation layer 202 defines an active region in which an actual device is to be formed.
이어, 상기 절연 기판(201) 상의 활성 영역에 산화막과 폴리실리콘층을 차례로 증착시킨 다음, 선택적으로 패터닝하여 게이트 산화막(203)과 게이트 전극(204)을 형성한다. 그리고, 상기 게이트 전극(204)을 포함한 기판 전면 상에 절연막을 형성한 후, 에치백 공정 등을 실시하여 상기 게이트 전극(204)의 양측면에 게이트 측벽(205)을 형성한다.Subsequently, an oxide film and a polysilicon layer are sequentially deposited on the active region on the insulating substrate 201, and then selectively patterned to form a gate oxide film 203 and a gate electrode 204. After forming an insulating film on the entire surface of the substrate including the gate electrode 204, an etch back process or the like is performed to form gate sidewalls 205 on both sides of the gate electrode 204.
이어, 상기 게이트 전극(204) 및 게이트 측벽(205)을 마스크로 이용하여 상기 기판 전면에 소스/드레인용 불순물 이온을 주입하여 상기 게이트 전극의 양측의 기판 표면 내에 소스/드레인 영역(206)을 형성한다.Subsequently, source / drain impurity ions are implanted into the entire surface of the substrate using the gate electrode 204 and the gate sidewall 205 as a mask to form source / drain regions 206 in the substrate surfaces on both sides of the gate electrode. do.
그리고, 도 5에 도시한 바와 같이 기판(201) 전면에 살리사이드 방어용 산화막층을 형성하고 살리사이드가 형성되지 않는 부분에만 남겨 살리사이드 마스크층(207)을 형성한다. 이 때, 상기 살리사이드 방어용 산화막으로는 TEOS(Tetra Ethyl Ortho Silicate) 등이 이용된다. 이어서, 상기 기판(201) 전면에 살리사이드 형성용 금속 물질층을 증착하고 열처리 공정으로 살리사이드층(208)을 형성한다. 여기서, 상기 살리사이드 형성용 물질 금속으로는 티타늄(Ti), 코발트(Co) 등이 이용된다.As shown in FIG. 5, the salicide protective oxide layer is formed on the entire surface of the substrate 201, and the salicide mask layer 207 is formed, leaving only the portion where the salicide is not formed. At this time, TEOS (Tetra Ethyl Ortho Silicate) or the like is used as the salicide defense oxide film. Subsequently, a salicide forming metal material layer is deposited on the entire surface of the substrate 201, and the salicide layer 208 is formed by a heat treatment process. Here, titanium (Ti), cobalt (Co), or the like is used as the salicide material metal.
도 6에 도시한 바와 같이, 상기 살리사이드층(208)을 포함한 기판(201) 전면 상에 식각 저지 및 상기 소스/드레인 영역에 도핑된 이온들의 확산을 방지하는 역할을 수행하는 식각 방지막층(209)을 300∼600Å 정도의 두께로 형성한다. 여기기, 상기 식각 방지막층(209)으로는 실리콘 질화물 또는 USG(Ultra Silicate Glass) 등이 적용된다. 이어, 상기 식각 방지막층(209)을 포함한 기판 상에 절연막층(210)을 형성하는데 상기 절연막층(210)으로는 TEOS가 바람직하며 BPSG, PSG(Phosphorous Silicate Glass) 등도 이용될 수 있다.As illustrated in FIG. 6, an etch stop layer 209 serves to prevent etch stop and diffusion of ions doped in the source / drain region on the entire surface of the substrate 201 including the salicide layer 208. ) To form a thickness of about 300 ~ 600Å. Here, silicon nitride, ultra-silicate glass (USG), or the like is applied as the etch stop layer 209. Subsequently, an insulating layer 210 is formed on the substrate including the etch stop layer 209. TEOS is preferably used as the insulating layer 210, and BPSG, Phosphorous Silicate Glass (PSG), and the like may also be used.
이어, 도 7에 도시한 바와 같이, 상기 살리사이드 마스크층(207), 식각 방지막층(209) 및 절연막층(210)을 차례로 식각, 제거하여 콘택홀(211)을 형성한다. 상기 콘택홀(211)을 형성하기 위한 절연막층(210)의 식각시에 절연막층(210)의 식각속도에 대한 폴리 실리콘(204)과 살리사이드층(208)의 식각 속도가 중요하다. 절연막층(210)의 식각시에 폴리 실리콘(204)과 살리사이드층(208)의 균일한 식각 속도를 담보해야만 안정적인 콘택홀(211)을 형성할 수 있으며 추가적인 공정이 요구되지 않기 때문이다.Next, as shown in FIG. 7, the salicide mask layer 207, the etch stop layer 209, and the insulating layer 210 are sequentially etched and removed to form a contact hole 211. In the etching of the insulating layer 210 for forming the contact hole 211, the etching rate of the polysilicon 204 and the salicide layer 208 with respect to the etching rate of the insulating layer 210 is important. This is because a stable contact hole 211 can be formed only by guaranteeing uniform etching rates of the polysilicon 204 and the salicide layer 208 when the insulating layer 210 is etched, and an additional process is not required.
폴리 실리콘층(204)과 살리사이드층(208)의 식각을 고려한 절연막층(210)의 RIE를 이용한 건식 식각시에 영향을 미치는 주요 인자(factor)로는 식각 에천트와 바이어스 파워(bias power)이다. 본 발명에 적용되는 식각 에천트로는 C4F8과 CHF3을 사용하며, 이 때의 혼합 비율은 C4F8: CHF3= 0.6∼0.8 : 1 정도가 바람직하며 C4F8/CHF3의 혼합비가 클수록 콘택홀의 기울기가 증가된다. 이 밖에 희석 가스인 아르곤(Ar)의 유량은 150∼300 sccm, 식각 온도는 15∼25℃, 바이어스 파워는 1100∼1200W 정도가 바람직하다.Etch etchant and bias power are the main factors influencing the dry etching using the RIE of the insulating layer 210 considering the etching of the polysilicon layer 204 and the salicide layer 208. . C 4 F 8 and CHF 3 is used as an etching etchant to be applied to the present invention, and the mixing ratio at this time is preferably C 4 F 8 : CHF 3 = 0.6 to 0.8: 1 and C 4 F 8 / CHF 3 The larger the mixing ratio of, the inclination of the contact hole increases. In addition, the flow rate of argon (Ar), which is a diluent gas, is preferably 150 to 300 sccm, etching temperature is 15 to 25 ° C, and bias power is about 1100 to 1200W.
상기와 같은 식각 주요 인자의 조건을 반영한 RIE 식각의 일 예를 예시하여 설명하면 표 1과 같다.Table 1 illustrates an example of RIE etching reflecting the conditions of the etching main factors as described above.
표 1은 소스 파워 1000W, 바이어스 파워 1170W, 식각 에천트 C4F83.5sccm, CHF34.5 sccm, 아르곤 280sccm, 질소 20sccm, 산소 3sccm, 온도 15℃의 식각 조건 하에 RIE 식각을 진행하였을 때의 절연막층(예를 들면 TEOS 또는 BPSG), 폴리 실리콘, 살리사이드층의 식각 속도 그리고 절연막층의 폴리 실리콘 및 살리사이드층에 대한 식각 선택비를 나타낸 것이다. 표 1에 나타난 바와 같이, 폴리 실리콘 및 살리사이드층의 식각 속도에 비해 절연막층(TEOS 또는 BPSG)의 식각 속도가 월등히 빠르며, 또한 폴리 실리콘 및 살리사이드층에 대한 절연막층의 식각 선택비 역시 20 이상을 나타냄을 알 수 있다.Table 1 shows the insulating film when RIE was etched under etching conditions of source power 1000W, bias power 1170W, etching etchant C 4 F 8 3.5sccm, CHF 3 4.5 sccm, argon 280sccm, nitrogen 20sccm, oxygen 3sccm, temperature 15 ℃ Etch rates for layers (eg TEOS or BPSG), polysilicon, salicide layers, and etch selectivity for polysilicon and salicide layers of insulating layers. As shown in Table 1, the etching rate of the insulating layer (TEOS or BPSG) is significantly faster than that of the polysilicon and salicide layers, and the etching selectivity of the insulating layer with respect to the polysilicon and salicide layers is also 20 or more. It can be seen that.
상술한 바와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device of the present invention as described above has the following effects.
식각 에천트로서 종래의 폴리머성 가스인 CO 대신 C4F8와 CHF3의 혼합가스를 적정의 혼합비로 사용하여 콘택홀 주변의 주름(Striation) 현상을 방지하고, 폴리 실리콘 및 살리사이드층에 대한 절연막층의 식각 선택비를 안정적으로 담보할 수 있게 된다.As an etching etchant, a mixed gas of C 4 F 8 and CHF 3 is used in an appropriate mixing ratio instead of CO, which is a conventional polymer gas, to prevent striation around contact holes and to prevent polysilicon and salicide layers. It is possible to stably secure the etching selectivity of the insulating film layer.
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