KR20070036593A - Semiconductor memory device of data input device - Google Patents

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Abstract

본 발명은 적은 전류소모를 갖는 반도체메모리소자의 데이터 입력장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및 순차적으로 한 비트 단위로 인가되는 내부 데이터를 복수의 동기식 및 비동기식 지연소자를 통해 저장하고 정렬하여, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단을 구비하는 반도체메모리소자의 데이터 입력장치를 제공한다.SUMMARY OF THE INVENTION The present invention provides a data input device for a semiconductor memory device having a low current consumption. The present invention provides a synchronization control for generating a synchronization signal by receiving a data strobe signal to which data is synchronized in response to a driving signal. Way; And synchronization means for sequentially storing and aligning internal data applied in units of one bit through a plurality of synchronous and asynchronous delay elements, and synchronizing with the synchronization signal and outputting the aligned data in parallel at once. Provides a data input device.

비동식 지연, 전류소모, 래치, 프리패치, 정렬 Asynchronous Delay, Current Consumption, Latch, Prefetch, Align

Description

반도체메모리소자의 데이터 입력장치{SEMICONDUCTOR MEMORY DEVICE OF DATA INPUT DEVICE}Data input device of semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE OF DATA INPUT DEVICE}

도 1은 일반적인 DDR2 SDRAM의 블록 구성도.1 is a block diagram of a typical DDR2 SDRAM.

도 2는 종래기술에 따른 반도체메모리소자의 데이터 입력장치 블록 구성도.2 is a block diagram of a data input device of a semiconductor memory device according to the prior art;

도 3은 도 2에 도시된 데이터 입력장치의 동작 파형도.3 is an operational waveform diagram of the data input device shown in FIG. 2;

도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도.4 is a block diagram illustrating a data input device of a semiconductor memory device according to an embodiment of the present invention.

도 5는 도 4의 제1 비동기식 지연의 내부 회로도.5 is an internal circuit diagram of the first asynchronous delay of FIG.

도 6은 도 4의 제1 래치의 내부 회로도.6 is an internal circuit diagram of the first latch of FIG.

도 7은 도 4 내지 도 6에 도시된 데이터 입력장치의 동작 파형도.7 is an operation waveform diagram of the data input device shown in FIGS. 4 to 6.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 버퍼100: buffer

200 : 래치부200: latch portion

300 : 지연부300: delay unit

400 : 동기화 제어부400: synchronization control unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력 데이터를 프리패치 수행하는 반도체메모리소자의 데이터 입력장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a data input device of a semiconductor memory device for prefetching input data.

현재 반도체메모리의 데이터 처리능력을 증가시키기 위해 내부적으로 프리패치 동작(Pre-patch Operation)을 수행하는 메모리가 출시되고 있다.Currently, a memory for performing a pre-patch operation internally in order to increase the data processing capability of a semiconductor memory has been released.

일반적으로 프리패치 동작은 클럭의 라이징 에지와 폴링 에지의 각 부분에 데이터가 동기화되는 것을 특징으로 하는 DRAM에서 사용되는 데이터 전송방법이다. 이 프리패치 동작은 2비트 단위로 프리패치 동작을 수행하는 DDR DRAM, 4비트 단위로 프리패치 동작을 수행하는 DDR2 SDRAM, 8비트 단위로 프리 패치 동작을 수행하는 DDR3 SDRAM처럼 점점 다수의 데이터 비트를 프리 패치하는 것으로 그 동작이 발전해 오고 있다.In general, the prefetch operation is a data transfer method used in DRAM, in which data is synchronized with each part of a rising edge and a falling edge of a clock. This prefetch operation is increasingly taking on more and more data bits, such as DDR DRAMs that perform prefetch operations in 2-bit units, DDR2 SDRAMs that perform prefetch operations in 4-bit units, and DDR3 SDRAMs that perform prepatch operations in 8-bit units. Its behavior has evolved by prefetching.

도 1은 일반적인 DDR2 SDRAM의 블록 구성도이다.1 is a block diagram of a general DDR2 SDRAM.

도 1에 도시된 바와 같이, 도면부호 1로 표기된 부분은 외부에서 한 비트 단위로 순차적으로 인가되는 데이터를 병렬 형태의 4비트 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 데이터 입력장치이다.As shown in FIG. 1, a portion indicated by reference numeral 1 is a data input device for outputting data sequentially applied in units of one bit from the outside as parallel 4-bit alignment data ALGN0, ALGN1, ALGN2, and ALGN3. to be.

이와같이, 순차적으로 한 비트 단위로 인가되는 데이터를 병렬 형태로 정렬하는 것을 프리패치라고 한다.As described above, sorting data sequentially applied in units of one bit in parallel form is called prefetching.

예를 들어, 버스트랭스(Burst Length)가 4인 경우, 순차적으로 인가되는 4개 의 데이터를 4번째 데이터가 입력될 때까지 기다렸다가 4개의 데이터를 한번에 셀에 저장한다. 따라서, 4번째 데이터가 인가될 때까지 먼저 입력되는 3개의 데이터를 데이터 입력장치 내 쉬프트 레지스터를 사용하여 저장한다. 이때, 쉬프트레지스터는 데이터스트로브신호(DQS)에 동기되어 구동되는데, 이는 데이터가 데이터스트로브신호(DQS)에 동기되어 인가되기 때문으로 새로 인가되는 데이터에 의해 이전 데이터가 오버 라이트되지 않도록 하기 위한 것이다.For example, when the burst length is 4, the data is sequentially waited for 4 data to be input and then 4 data are stored in the cell at once. Therefore, the first three data inputted until the fourth data is applied are stored using the shift register in the data input device. At this time, the shift register is driven in synchronization with the data strobe signal DQS. This is because the data is applied in synchronization with the data strobe signal DQS so that the previous data is not overwritten by newly applied data.

한편, 다음에서는 도면을 참조하여 데이터 입력장치를 구체적으로 살펴보도록 한다.Meanwhile, the data input device will now be described in detail with reference to the accompanying drawings.

도 2는 종래기술에 따른 반도체메모리소자의 데이터 입력장치 블록 구성도이다.2 is a block diagram of a data input device of a semiconductor memory device according to the prior art.

도 2를 참조하면, 종래기술에 따른 반도체메모리소자의 데이터 입력장치는 구동신호(EN)에 응답하여 데이터(DIN)를 인가받기 위한 버퍼(10)와, 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)의 에지에 동기되어 활성화되는 동기화신호(DQSRP4D, DQSFP4D)를 생성하기 위한 동기화 제어부(40)와, 버퍼(10)의 출력 데이터(IN)를 동기화신호(DQSRP4D, DQSFP4D)에 동기시켜 저장하고 이를 병렬 형태의 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 동기화부(20, 30)를 구비한다.Referring to FIG. 2, a data input device of a semiconductor memory device according to the related art includes a buffer 10 for receiving data DIN in response to a driving signal EN, and a data strobe in response to a driving signal EN. The synchronization control unit 40 for generating the synchronization signals DQSRP4D and DQSFP4D activated in synchronization with the edge of the signal DQS, and the output data IN of the buffer 10 are synchronized with the synchronization signals DQSRP4D and DQSFP4D. Synchronization unit 20, 30 for storing and outputting the parallel alignment data ALGN0, ALGN1, ALGN2, ALGN3.

그리고 동기화 제어부(40)는 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)를 입력으로 갖는 버퍼(42)와, 버퍼(42)의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호 (DQSRP4, DQSFP4)로 출력하기 위한 신호 생성부(44)와, 제1 및 제2 프리-동기화신호(DQSRP4, DQSFP4)를 각각 소정시간 지연시켜 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)로 출력하기 위한 제1 및 제2 지연소자(46, 48)를 구비한다.In addition, the synchronization controller 40 may receive a buffer 42 having an input of the data strobe signal DQS and the inverted data strobe signal DQSB in response to the driving signal EN, and the rising of the output signal of the buffer 42. The signal generator 44 for outputting the first and second pre-synchronization signals DQSRP4 and DQSFP4 synchronized to the falling edge, respectively, and the first and second pre-synchronization signals DQSRP4 and DQSFP4, respectively, for a predetermined time. First and second delay elements 46 and 48 for delaying and outputting the first and second synchronization signals DQSRP4D and DQSFP4D are provided.

동기화부(20, 30)는 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)에 응답하여 인가되는 데이터(IN)를 2열의 병렬 형태로 저장하기 위한 래치부(20)와, 래치부(20)의 각 출력 데이터를 소정시간 지연시켜 4비트의 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 지연부(30)를 포함한다.The synchronization units 20 and 30 may include a latch unit 20 and a latch unit 20 for storing data IN applied in response to the first and second synchronization signals DQSRP4D and DQSFP4D in parallel in two columns. And a delay unit 30 for delaying each output data of the predetermined time and outputting the 4-bit alignment data ALGN0, ALGN1, ALGN2, and ALGN3.

구체적으로 살펴보면, 래치부(20)는 제1 동기화신호(DQSRP4D)의 에지에 동기되어 데이터(IN)를 저장하기 위한 제1 래치(21)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제1 래치(21)의 데이터를 저장하여 제1 출력 데이터(D2)로 출력하기 위한 제2 래치(22)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 데이터(IN)를 저장하여 제2 출력 데이터(D3)로 출력하기 위한 제3 래치(23)와, 제1 동기화신호(DQSRP4D)의 에지에 동기되어 제2 래치(22)의 데이터를 저장하기 위한 제4 래치(24)와, 제1 동기화신호(DQSRP4D)의 에지에 동기되어 제3 래치(23)의 데이터를 저장하기 위한 제5 래치(25)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제4 래치(24)의 데이터(D05)를 저장하여 제3 출력 데이터(D0)로 출력하기 위한 제6 래치(326)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제5 래치(25)의 데이터(D15)를 저장하여 제4 출력 데이터(D1)로 출력하기 위한 제7 래치(27)를 포함한다.Specifically, the latch unit 20 is synchronized with the edge of the first synchronization signal DQSRP4D to synchronize the edge of the first latch 21 and the second synchronization signal DQSFP4D to store the data IN. A second latch 22 for storing data of the first latch 21 and outputting the first latch data 21 to the first output data D2 and storing the data IN in synchronization with an edge of the second synchronization signal DQSFP4D. A third latch 23 for outputting the second output data D3, a fourth latch 24 for storing data of the second latch 22 in synchronization with the edge of the first synchronization signal DQSRP4D, The fifth latch 25 for storing data of the third latch 23 in synchronization with the edge of the first synchronization signal DQSRP4D, and the fourth latch 24 in synchronization with the edge of the second synchronization signal DQSFP4D. Data of the fifth latch 25 in synchronization with the edge of the sixth latch 326 and the second synchronization signal DQSFP4D for storing the data D05 and outputting the data D05 as the third output data D0. And a seventh latch (27) for the store (D15) outputting a fourth output data (D1).

지연부(30)는 래치부(20)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)에 소정 지연시간을 부여하여 출력하기 위한 제1 내지 제4 지연소자(32, 34, 36, 38)를 포함한다.The delay unit 30 may provide the first to fourth delay elements 32 and 34 to give a predetermined delay time to the first to fourth output data D0, D1, D2, and D3 of the latch unit 20. 36, 38).

도 3은 도 2에 도시된 데이터 입력장치의 동작 파형도로서, 이를 참조하여 데이터 입력장치의 구동에 관해 살펴보도록 한다.FIG. 3 is an operation waveform diagram of the data input device shown in FIG. 2, and with reference to this, the driving of the data input device will be described.

데이터(DIN)는 데이터 스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기되어 인가된다. 이때, 인가되는 데이터의 구분을 위해 입력된 순서에 따라 숫자를 부여한다.The data DIN is applied in synchronization with the rising edge and the falling edge of the data strobe signal DQS. At this time, numbers are assigned according to the input order to distinguish the applied data.

먼저, 버퍼(10)는 구동신호(EN)의 활성화 동안 외부에서 입력되는 데이터(DIN)를 내부 전압레벨의 내부 데이터(IN)로 출력한다.First, the buffer 10 outputs externally input data DIN during internal activation of the driving signal EN as internal data IN of an internal voltage level.

그리고 동기화 제어부(40)는 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)을 인가받는 버퍼(42)와 신호 생성부(44)를 통해, 데이터스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기시켜 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)를 차례대로 2번 활성화시킨다. 이어, 제1 및 제2 지연소자를 통해 제1 및 제2 프리-동기화신호가 내부 데이터의 셋업 및 홀드타임을 만족할 수 있도록 소정시간 지연시킨다.In addition, the synchronization controller 40 receives the rising edge and the falling edge of the data strobe signal DQS through the buffer 42 and the signal generator 44 receiving the data strobe signal DQS and the inverted data strobe signal DQSB. The first and second pre-synchronization signals DQSRP and DQSFP are sequentially activated twice in synchronization with the edges. Next, the first and second pre-synchronization signals are delayed by a predetermined time to satisfy the setup and hold time of the internal data through the first and second delay elements.

이어, 래치부(20) 내 제1 내지 제7 래치(21, 22, 23, 24, 25, 26, 27)는 순차적으로 활성화되는 제1 동기화신호(DQSRP4D) 및 제2 동기화신호(DQSFP4D)에 응답하여 4비트의 내부 데이터(A0, A1, A2, A3)를 각각 래치하게 된다.Subsequently, the first to seventh latches 21, 22, 23, 24, 25, 26, and 27 in the latch unit 20 are sequentially connected to the first synchronization signal DQSRP4D and the second synchronization signal DQSFP4D. In response, four bits of internal data A0, A1, A2, and A3 are latched.

즉, 래치부(20)는 버퍼(10)를 통해 한 비트 단위로 순차적으로 인가되는 내부 데이터 A0, A1, A2 및 A3를 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)에 의해 구동되는 제1 내지 제7 래치(21, 22, 23, 24, 25, 26, 27)를 통해 병렬 상태로 정 렬한다.That is, the latch unit 20 drives the first and second synchronization signals DQSRP4D and DQSFP4D to internal data A0, A1, A2, and A3 sequentially applied in units of one bit through the buffer 10. Through the seventh latch (21, 22, 23, 24, 25, 26, 27) is aligned in parallel.

이어, 지연부(30)는 제2, 제3, 제6, 및 제7 래치(22, 23, 26, 27)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)에 각각 부가적인 지연을 부여한다.Subsequently, the delay unit 30 is added to the first to fourth output data D0, D1, D2, and D3 of the second, third, sixth, and seventh latches 22, 23, 26, and 27, respectively. Gives a delay.

한편, 이러한 종래기술을 이용하는 경우, 인가되는 데이터를 손실없이 병렬로 정렬하기 위해서는 새로운 데이터가 인가될 때마다 이를 쉬프팅시켜 저장하여 한다. 이때, 종래기술과 같이 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기시켜 데이터를 쉬프팅하면, 이러한 지속적인 쉬프팅으로 인한 불필요한 전류소모가 발생한다. 또한, 데이터의 쉬프팅을 위한 동기화신호를 드라이빙하기 위해서는 큰 싸이즈의 드라이버가 요구되므로, 큰 싸이즈의 드라이버 역시 전류소모를 증가시킨다.On the other hand, in the case of using such a conventional technology, in order to align the applied data in parallel without loss, the new data is shifted and stored every time it is applied. At this time, when the data is shifted in synchronization with the rising edge and the falling edge of the data strobe signal as in the prior art, unnecessary current consumption occurs due to the continuous shifting. In addition, since a large driver is required to drive a synchronization signal for shifting data, a driver of a large size also increases current consumption.

전술한 바와 같은 전류소모는 데이터 패드를 통해 인가되는 데이터를 정렬하기 위한 각각의 데이터 입력장치에서 발생하기 때문에, 간과할 수 없는 문제라 할 수 있다. 구체적으로, 현재와 같이 데이터 패드가 16개 DM2개에 모두 사용되므로, 이로 인해 발생하는 전류소모는 수 mm이상에 달한다.Since the current consumption as described above occurs in each data input device for aligning the data applied through the data pad, it can not be overlooked. Specifically, since the data pads are used for all 16 DM2 as currently, the current consumption generated by this results in several mm or more.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전류소모를 갖는 반도체메모리소자의 데이터 입력장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a data input device of a semiconductor memory device having low current consumption.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자의 데이터 입력장치는 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및 순차적으로 한 비트 단위로 인가되는 내부 데이터를 복수의 동기식 및 비동기식 저장소자를 통해 저장한 뒤, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단을 구비한다.According to an aspect of the present invention, there is provided a data input apparatus for a semiconductor memory device, the synchronization control means generating a synchronization signal by receiving a data strobe signal to which data is synchronized in response to a driving signal; And a synchronization means for sequentially storing the internal data applied in units of one bit through a plurality of synchronous and asynchronous repositories, and then outputting the alignment data in parallel form in synchronization with the synchronization signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도이다.4 is a block diagram illustrating a data input device of a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명에 따른 반도체메모리소자의 데이터 입력장치는 구동신호(EN)에 응답하여 데이터(DIN)를 인가받기 위한 버퍼(100)와, 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)의 에지에 동기된 동기화신호(DQSRP4D, DQSFP4D)를 생성하는 동기화 제어부(400)와, 순차적으로 한 비트 단위로 인가되는 버퍼(100)의 출력 데이터(IN)에 동기식 및 비동기식 지연소자를 통해 정렬한 뒤, 복수 비트의 데이터를 동기화신호(DQSRP4D, DQSFP4D)에 동기시켜 병렬 형태의 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 한번에 출력시키기 위한 동기화부(200, 300)를 구비한다.Referring to FIG. 4, a data input device of a semiconductor memory device according to the present invention includes a buffer 100 for receiving data DIN in response to a driving signal EN, and a data strobe in response to a driving signal EN. Synchronous and asynchronous delay elements to the synchronization control unit 400 for generating the synchronization signals DQSRP4D and DQSFP4D synchronized to the edge of the signal DQS, and to the output data IN of the buffer 100 sequentially applied in units of one bit. After aligning through the synchronization, the synchronization unit 200, 300 for outputting the plurality of bits of data in parallel to the alignment data (ALGN0, ALGN1, ALGN2, ALGN3) at once in synchronization with the synchronization signals (DQSRP4D, DQSFP4D) .

참고적으로, 동기식 지연소자는 해당 동기화신호에 동기되어 인가되는 데이터를 입력하고 저장하므로서, 해당 동기화신호의 한 주기만큼 데이터를 지연시키는 효과를 갖는다. 예를 들어, 동기식 지연소자는 쉬프팅소자와 플립플롭 같은 저장소자로 구현된다.For reference, the synchronous delay device inputs and stores data applied in synchronization with the corresponding synchronization signal, thereby delaying the data by one period of the corresponding synchronization signal. For example, a synchronous delay element is implemented with a reservoir such as a shifting element and a flip-flop.

또한, 비동기식 지연소자는 특정신호에 의한 구동의 제한 없이 해당 데이터를 인가받는 동작을 갖는다. 앞서 말한 바와 같이, 특정신호에 의해 동기되지 않는 저장소자 역시 해당 데이터를 지연시키는 동작을 가지므로, 비동기식 지연소자는 크로스 커플드된 래치 또는 커패시터와 인버터를 구비하여 구현된다.In addition, the asynchronous delay device has an operation of receiving the corresponding data without limiting driving by a specific signal. As mentioned above, the reservoir which is not synchronized by a specific signal also has an operation of delaying the corresponding data, so the asynchronous delay device is implemented with a cross coupled latch or capacitor and an inverter.

한편, 다음에서는 각 블록을 구체적으로 살펴보도록 한다.Meanwhile, the following describes each block in detail.

동기화 제어부(400)는 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)를 입력으로 갖는 버퍼(420)와, 버퍼(420)의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)로 출력하기 위한 신호 생성부(440)와, 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)를 각각 소정시간 지연시켜 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)로 출력하기 위한 제1 및 제2 지연소자(460, 480)를 포함한다.The synchronization controller 400 receives and outputs the buffer 420 having the data strobe signal DQS and the inverted data strobe signal DQSB in response to the driving signal EN and the output signal of the buffer 420. Delay the signal generator 440 for outputting the first and second pre-synchronization signals DQSRP and DQSFP respectively synchronized to the edges, and the first and second pre-synchronization signals DQSRP and DQSFP, respectively. And first and second delay elements 460 and 480 for outputting the first and second synchronization signals DQSRP4D and DQSFP4D.

동기화부(200, 300)는 비동기식 지연소자와, 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)에 의해 구동되는 동기식 지연소자를 통해 인가되는 데이터(DIN)를 2열의 병렬 형태로 정렬하여 저장하기 위한 래치부(200)와, 래치부(200)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)를 각각 소정시간 지연시켜 4비트의 정 렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 지연부(300)를 포함한다.The synchronization units 200 and 300 align and store the data DIN applied through the asynchronous delay elements and the synchronous delay elements driven by the first and second synchronization signals DQSRP4D and DQSFP4D in parallel in two columns. The latch unit 200 and the first to fourth output data D0, D1, D2, and D3 of the latch unit 200 are delayed by a predetermined time, respectively, so that the 4-bit alignment data ALGN0, ALGN1, ALGN2, and ALGN3 are delayed. It includes a delay unit 300 for outputting.

여기서, 래치부(200)는 제1 동기화신호(DQSRP4D)의 에지에 동기되어 데이터(IN)를 저장하기 위한 제1 래치(210)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제1 래치(210)의 데이터를 저장하여 제1 출력 데이터(D2)로 출력하기 위한 제2 래치(220)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 데이터(IN)를 저장하여 제2 출력 데이터(D3)로 출력하기 위한 제3 래치(230)와, 제2 래치(220)의 데이터(D2)를 저장하기 위한 제1 비동기식 지연소자(240)과, 제3 래치(230)의 데이터(D3)를 저장하기 위한 제2 비동기식 지연소자(250)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제1 비동기식 지연소자(240)의 데이터(D05)를 저장하여 제3 출력 데이터(D0)로 출력하기 위한 제4 래치(260)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제2 비동기식 지연소자(250)의 데이터(D15)를 저장하여 제4 출력 데이터(D3)로 출력하기 위한 제5 래치(270)를 포함한다.Here, the latch unit 200 is synchronized with an edge of the first synchronization signal DQSRP4D to synchronize the edge of the first latch 210 and the second synchronization signal DQSFP4D to store the data IN. A second latch 220 for storing data of the latch 210 and outputting the first output data D2 and a second output by storing data IN in synchronization with an edge of the second synchronization signal DQSFP4D. A third latch 230 for outputting the data D3, a first asynchronous delay element 240 for storing the data D2 of the second latch 220, and data of the third latch 230. The second asynchronous delay element 250 for storing D3) and the data D05 of the first asynchronous delay element 240 in synchronization with the edge of the second synchronization signal DQSFP4D to store the third output data D0. And a fourth latch 260 for outputting the data and the data D15 of the second asynchronous delay element 250 in synchronization with the edge of the second synchronization signal DQSFP4D. A fifth latch 270 for output to the data (D3).

지연부(300)는 래치부(200)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)에 소정 지연시간을 부여하여 출력하기 위한 제1 내지 제4 지연소자(320, 340, 360, 380)를 포함한다.The delay unit 300 may include the first to fourth delay elements 320, 340, and the like, to output a predetermined delay time to the first to fourth output data D0, D1, D2, and D3 of the latch unit 200. 360, 380).

그러므로, 전술한 본 발명에 따른 반도체메모리소자는 비동기식 지연소자를 구비하여, 마지막 4번째 데이터가 인가될 때까지 이전에 순차적으로 인가되는 데이터를 저장한다. 이와같이 비동기식 지연소자를 사용하므로서, 종래 동기화신호(DQSRP4D, DQSFP4D)에 동기되어 래치가 지속적으로 구동되기 때문에 발생하던 전류소모를 방지할 수 있다.Therefore, the semiconductor memory device according to the present invention described above includes an asynchronous delay device, and stores data that is sequentially applied before the last fourth data is applied. By using the asynchronous delay device as described above, current consumption that occurs because the latch is continuously driven in synchronization with the conventional synchronization signals DQSRP4D and DQSFP4D can be prevented.

도 5는 도 4의 제1 비동기식 지연소자(240)의 내부 회로도이다.FIG. 5 is an internal circuit diagram of the first asynchronous delay device 240 of FIG. 4.

참고적으로, 제1 및 제2 비동기식 지연소자(240, 250)는 동일한 회로적 구현을 가지므로, 제1 비동기식 지연소자(240)를 예시로서 살펴보도록 한다.For reference, since the first and second asynchronous delay devices 240 and 250 have the same circuit implementation, the first asynchronous delay device 240 will be described as an example.

도 5를 참조하면, 제1 비동기식 지연소자(240)는 입력노드를 통해 인가되는 입력신호(IN)를 반전시키기 위한 인버터(I1)와, PMOS트랜지스터로 구현된 커패시터(CP1)와, 커패시터(CP1)를 인버터(I1)의 출력노드에 연결시키기 위한 스위치(SW1)와, NMOS트랜지스터로 구현된 커패시터(CN1)와, 커패시터(CN1)를 인버터(I1)의 출력노드에 연결시키기 위한 스위치(SW2)와, 인버터(I1)의 출력신호를 반전시키기 위한 인버터(I2)와, 입력노드와 인버터(I2)의 출력노드를 연결시키기 위한 스위치(SW3)와, 인버터(I2)의 출력신호를 반전시키기 위한 인버터(I3)와, PMOS트랜지스터로 구현된 커패시터(CP2)와, 커패시터(CP2)를 인버터(I3)의 출력노드에 연결시키기 위한 스위치(SW4)와, NMOS트랜지스터로 구현된 커패시터(CN2)와, 커패시터(CN2)를 인버터(I3)의 출력노드에 연결시키기 위한 스위치(SW5)와, 인버터(I3)의 출력신호를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력노드와 출력신호(OUT)를 전달하기 위한 출력노드 사이를 연결시키기 위한 스위치(SW6)와, 입력노드와 출력노드를 연결하기 위한 스위치(SW7)를 포함한다.Referring to FIG. 5, the first asynchronous delay device 240 may include an inverter I1 for inverting an input signal IN applied through an input node, a capacitor CP1 implemented with a PMOS transistor, and a capacitor CP1. ) Switch SW1 for connecting the output node of the inverter I1, a capacitor CN1 implemented as an NMOS transistor, and a switch SW2 for connecting the capacitor CN1 to the output node of the inverter I1. And an inverter I2 for inverting the output signal of the inverter I1, a switch SW3 for connecting the input node and the output node of the inverter I2, and an inverter output signal of the inverter I2. An inverter I3, a capacitor CP2 implemented with a PMOS transistor, a switch SW4 for connecting the capacitor CP2 to an output node of the inverter I3, a capacitor CN2 implemented with an NMOS transistor, A switch SW5 for connecting the capacitor CN2 to the output node of the inverter I3; An inverter I4 for inverting the output signal of the inverter I3, a switch SW6 for connecting between the output node of the inverter I4 and an output node for transmitting the output signal OUT, and an input node And a switch (SW7) for connecting the output node.

전술한 바와 같은, 제1 비동기식 지연소자(240)는 각 노드에 위치하는 스위치를 턴 온 또는 턴오프 시키므로서, 커패시터에 의한 추가적인 지연을 부가하거나 또는 부가하지 않을 수 있다. 따라서, 스위치의 연결을 통해 입력 노드로 인가된 신호가 출력 노드로 출력되기까지의 시간을 조절할 수 있다.As described above, the first asynchronous delay device 240 may turn on or off a switch located at each node, thereby adding or not adding an additional delay by a capacitor. Therefore, the time until the signal applied to the input node is output to the output node through the connection of the switch can be adjusted.

도 6은 도 4의 제1 래치(210)의 내부 회로도로서, 제1 내지 제5 래치(210, 220, 230, 260, 270)는 동일한 회로적 구현을 가지므로 제1 래치(210)를 예시로서 살펴보도록 한다.6 is an internal circuit diagram of the first latch 210 of FIG. 4, and the first to fifth latches 210, 220, 230, 260, and 270 have the same circuit implementation. Let's take a look.

도 6을 참조하면, 제1 래치(210)는 클럭신호(CK)의 활성화 시 입력신호(D)를 차동 입력으로 인가받기 위한 차동증폭기(212)와, 차동증폭기(212)의 출력신호를 드라이빙하기 위한 드라이버(214)와, 드라이버(214)의 출력신호를 저장하여 출력하기 위한 출력부(216)를 포함한다.Referring to FIG. 6, the first latch 210 drives a differential amplifier 212 and an output signal of the differential amplifier 212 to receive the input signal D as a differential input when the clock signal CK is activated. Driver 214, and an output unit 216 for storing and outputting the output signal of the driver 214.

여기서, 제1 래치(210)는 클럭신호(CK)로 제1 동기화신호(CQSRP4K)를 인가받으며, 입력신호(D)로 버퍼(100)의 출력 데이터(IN)이다. 따라서, 제1 래치(210)는 클럭신호(CK)의 활성화 시 입력신호(D)를 저장하고 이를 출력하게 된다.Here, the first latch 210 receives the first synchronization signal CQSRP4K as the clock signal CK, and is the output data IN of the buffer 100 as the input signal D. Therefore, the first latch 210 stores and outputs the input signal D when the clock signal CK is activated.

도 7은 도 4 내지 도 6에 도시된 데이터 입력장치의 동작 파형도로서, 이를 참조하여 동작을 살펴보도록 한다.FIG. 7 is an operation waveform diagram of the data input device illustrated in FIGS. 4 to 6, and an operation thereof will be described with reference to the drawing.

먼저, 버퍼(100)는 구동신호(EN)의 활성화 동안 외부에서 입력되는 데이터(DIN)를 내부 전압레벨의 내부 데이터(IN)로 출력한다.First, the buffer 100 outputs externally input data DIN during internal activation of the driving signal EN as internal data IN of an internal voltage level.

그리고 동기화 제어부(400)는 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)을 인가받는 버퍼(420)와 드라이버(440)를 통해, 데이터스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기시켜 제1 및 제2 동기화신호(DQSRP, DQSFP)를 차례대로 2번 활성화시킨다. 이어, 제1 및 제2 지연소자(460, 480)를 통해 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)를 소정시간 지연시켜 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)로 출력한다. 이는 내부 데이터(IN)가 제1 및 제2 동기 화신호(DQSRP4D, DQSFP4D)에 대해 셋업 및 홀드타임을 만족시킬 수 있도록 하기 위함이다.The synchronization control unit 400 is connected to the rising edge and the falling edge of the data strobe signal DQS through the buffer 420 and the driver 440 to which the data strobe signal DQS and the inverted data strobe signal DQSB are applied. In synchronization, the first and second synchronization signals DQSRP and DQSFP are sequentially activated twice. Subsequently, the first and second pre-synchronization signals DQSRP and DQSFP are delayed by a predetermined time through the first and second delay elements 460 and 480, and are output as the first and second synchronization signals DQSRP4D and DQSFP4D. . This is for the internal data IN to satisfy setup and hold times for the first and second synchronization signals DQSRP4D and DQSFP4D.

이어, 제1 래치(210)는 제1 동기화신호(DQSRP4D)의 활성화에 응답하여 내부 데이터(A0)를 저장한다.Subsequently, the first latch 210 stores the internal data A0 in response to the activation of the first synchronization signal DQSRP4D.

이어, 제2 동기화신호(DQSFP4D)의 활성화 시 제2 래치(220)는 제1 래치(210)의 출력 데이터(A0)를 저장하며, 제3 래치(230)는 내부 데이터(A1)를 저장하며, 소정시간 이후 제1 및 제2 비동기식 지연소자(240, 250)는 제2 및 제3 래치(220, 230)의 출력 데이터(A0, A1)를 각각 저장하여 출력하게 된다.Subsequently, upon activation of the second synchronization signal DQSFP4D, the second latch 220 stores the output data A0 of the first latch 210, and the third latch 230 stores the internal data A1. After a predetermined time, the first and second asynchronous delay devices 240 and 250 store and output the output data A0 and A1 of the second and third latches 220 and 230, respectively.

따라서, 제1 내지 제3 래치(210, 220, 230)는 각각 제1 또는 제2 동기화신호(DQSRP4D, DQSFP4D)의 라이징에 동기되어 데이터를 인가받으나, 제1 및 제2 비동기식 지연소자(240, 250)는 제2 및 제3 래치(220, 230)가 데이터를 저장하고 소정지연 이후 동기화신호에 동기되지 않고 데이터를 저장하는 것을 알 수 있다.Accordingly, although the first to third latches 210, 220, and 230 receive data in synchronization with the rising of the first or second synchronization signals DQSRP4D and DQSFP4D, respectively, the first and second asynchronous delay elements 240 may be used. , 250 indicates that the second and third latches 220 and 230 store the data and store the data without being synchronized with the synchronization signal after a predetermined delay.

이어, 제1 동기화신호(DQSRP4D)가 활성화되면, 제1 래치(210)는 새로이 인가되는 내부 데이터(A2)를 저장한다.Subsequently, when the first synchronization signal DQSRP4D is activated, the first latch 210 stores newly applied internal data A2.

이어, 제2 동기화신호(DQSFP4D)가 활성화되면, 제2 래치(220)는 제1 래치(210)의 출력 데이터(A2)를 저장하며, 제3 래치(230)는 새로 인가되는 내부 데이터(A3)를 저장한다. 그리고, 제4 래치(260)는 제1 비동기식 지연소자(240)의 출력 데이터(A0)를 저장하며, 제5 래치(270)는 제2 비동기식 지연소자(250)의 출력 데이터(A1)를 저장한다.Subsequently, when the second synchronization signal DQSFP4D is activated, the second latch 220 stores the output data A2 of the first latch 210, and the third latch 230 newly applies the internal data A3. Save). The fourth latch 260 stores the output data A0 of the first asynchronous delay element 240, and the fifth latch 270 stores the output data A1 of the second asynchronous delay element 250. do.

지연부(300)는 제2, 제3, 제6, 및 제7 래치(220, 230, 260, 270)에 저장된 데이터(A2, A3, A0, A1)에 각각 부가적인 지연을 부여하여, 병렬 형태의 제1 내지 제4 병렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력한다.The delay unit 300 adds an additional delay to the data A2, A3, A0 and A1 stored in the second, third, sixth and seventh latches 220, 230, 260 and 270, respectively, Outputs the first through fourth parallel data ALGN0, ALGN1, ALGN2, and ALGN3.

한편, 전술한 바와 같은 제1 및 제2 비동기식 지연소자(240, 250)는 제4 및 제5 래치(260, 270)가 데이터를 안정적으로 입력받을 수 있도록 하기 위한 것이다. 즉, 제1 및 제2 비동기식 지연소자(240, 250)가 없다면, 제2 및 제3 래치(220, 230)가 제2 동기화신호(DQSFP4D)에 동기되어 입력 데이터(A0, A1)를 저장하여 출력할 때, 제4 및 제5 래치(260, 270) 역시 제2 및 제3 래치(220, 230)의 출력 데이터(A0, A1)를 저장하여야 하는데 타임 마진이 부족하기 때문에 저장할 수 없다. 일반적으로 래치가 데이터를 입력받기 위해서는 인가되는 데이터가 동기화신호의 라이징 에지를 기준으로 셋업타임 및 홀드타임을 만족시켜야 하기 때문이다. 따라서, 제1 및 제2 비동기식 지연소자(260, 270)가 제2 및 제3 래치(220, 230)의 출력을 소정시간 지연시키므로, 다음에 활성화되는 제2 동기화신호(DQSFP4D)에 출력 데이터(A0, A1)가 셋업타임 및 홀드타임을 만족하도록 하여 제4 및 제5 래치(260, 270)가 데이터를 인가받을 수 있도록 한다.On the other hand, the first and second asynchronous delay elements 240 and 250 as described above are intended to enable the fourth and fifth latches 260 and 270 to stably receive data. That is, if there is no first and second asynchronous delay elements 240 and 250, the second and third latches 220 and 230 are synchronized with the second synchronization signal DQSFP4D to store the input data A0 and A1. When outputting, the fourth and fifth latches 260 and 270 should also store the output data A0 and A1 of the second and third latches 220 and 230, but cannot store them because of insufficient time margin. In general, in order for the latch to receive data, the applied data must satisfy the setup time and hold time based on the rising edge of the synchronization signal. Accordingly, since the first and second asynchronous delay elements 260 and 270 delay the output of the second and third latches 220 and 230 by a predetermined time, the output data (i.e., the second synchronization signal DQSFP4D) is activated. A0 and A1 satisfy the setup time and hold time so that the fourth and fifth latches 260 and 270 can receive data.

그러므로, 전술한 본 발명에 따른 반도체메모리소자의 데이터 입력장치는 비동기식 지연소자를 사용하여 데이터를 저장하므로서, 신호의 라이징 및 폴링 에지에 동기하여 수행되는 지속적인 쉬프팅 구동을 줄일 수 있어 전류소모를 방지한다. 또한, 동기화신호를 사용하는 블록이 줄어 종래보다 적은 구동력을 갖는 드라이버를 사용하여 동기화신호를 공급할 수 있으므로, 드라이버의 싸이즈 뿐만 아니라 이로인한 전류소모 역시 줄일 수 있다.Therefore, the data input device of the semiconductor memory device according to the present invention described above stores data using an asynchronous delay device, thereby reducing the continuous shifting driving performed in synchronization with the rising and falling edges of the signal, thereby preventing current consumption. . In addition, since the block using the synchronization signal is reduced, the synchronization signal can be supplied using a driver having a lower driving force than the conventional one, so that not only the driver's size but also the current consumption due to this can be reduced.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 한 비트 단위로 순차적으로 인가되는 데이터를 병렬로 정렬함에 있어, 동기식 쉬프팅소자와 비동기식 지연소자를 함께 사용하여 전류소모 및 구현 시 면적을 감소시킬 수 있다.In the above-described invention, in aligning the data sequentially applied in units of one bit in parallel, the synchronous shifting element and the asynchronous delay element may be used together to reduce the current consumption and the area during implementation.

Claims (16)

구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및Synchronization control means for generating a synchronization signal by receiving a data strobe signal to which data is synchronized in response to the driving signal; And 순차적으로 한 비트 단위로 인가되는 내부 데이터를 복수의 동기식 및 비동기식 저장소자를 통해 저장한 뒤, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단Synchronization means for sequentially storing the internal data applied in units of one bit through a plurality of synchronous and asynchronous repositories, and then outputting them in parallel as aligned data in synchronization with the synchronization signal. 을 구비하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 동기화수단은,The synchronization means, 상기 비동기식 저장소자와, 제1 또는 제2 동기화신호에 의해 구동되는 상기 동기식 저장소자를 구비하여 상기 데이터를 2열의 병렬 형태로 저장하기 위한 래치부와,A latch unit for storing the data in parallel form of two rows, having the asynchronous reservoir and the synchronous reservoir driven by a first or second synchronization signal; 상기 래치부의 복수 비트의 출력 데이터를 각각 소정시간 지연시켜 상기 병렬 형태의 정렬 데이터로 출력하기 위한 지연부를 포함하는 것And a delay unit for outputting the output data of the plurality of bits of the latch unit by a predetermined time and outputting the parallel alignment data. 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제2항에 있어서,The method of claim 2, 상기 비동기식 저장소자는 크로스-커플드된 인버터로 구현되는 것The asynchronous reservoir being implemented as a cross-coupled inverter 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 동기식 저장소자는 쉬프팅 소자 또는 플립플롭으로 구현되는 것The synchronous reservoir is implemented by a shifting element or flip-flop 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제4항에 있어서,The method of claim 4, wherein 상기 래치부는,The latch unit, 상기 제1 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하기 위한 제1 래치와,A first latch for storing the internal data in synchronization with an edge of the first synchronization signal; 상기 제2 동기화신호의 에지에 동기되어 상기 제1 래치의 데이터를 저장하여 제1 출력 데이터로 출력하기 위한 제2 래치와,A second latch for storing data of the first latch and outputting the first output data in synchronization with an edge of the second synchronization signal; 상기 제2 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하여 제2 출력 데이터로 출력하기 위한 제3 래치와,A third latch for storing the internal data and outputting the second data as second output data in synchronization with an edge of the second synchronization signal; 상기 제2 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제1 비동기식 저장소자와,A first asynchronous storage device for storing the data of the second latch and outputting the data by delaying the predetermined time; 상기 제3 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제2 비동기식 저장소자와,A second asynchronous storage device for storing the data of the third latch and outputting the data by delaying the predetermined time; 상기 제2 동기화신호의 에지에 동기되어 상기 제1 비동기식 저장소자의 데이터를 저장하여 제3 출력 데이터로 출력하기 위한 제4 래치와,A fourth latch configured to store data of the first asynchronous repository in synchronization with an edge of the second synchronization signal and output the data as third output data; 상기 제2 동기화신호의 에지에 동기되어 상기 제2 비동기식 지연소자의 데이터를 저장하여 제4 출력 데이터로 출력하기 위한 제5 래치를 포함하는 것A fifth latch configured to store data of the second asynchronous delay element in synchronization with an edge of the second synchronization signal and to output the fourth output data as fourth output data; 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제5항에 있어서,The method of claim 5, 상기 동기화 제어수단은,The synchronization control means, 상기 구동신호에 응답하여 상기 데이터스트로브신호와 반전된 데이터스트로브신호를 입력으로 갖는 버퍼와,A buffer having an input of the data strobe signal and an inverted data strobe signal in response to the driving signal; 상기 버퍼의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호로 출력하기 위한 신호 생성부와,A signal generator for outputting first and second pre-synchronization signals synchronized with rising and falling edges of the output signal of the buffer, respectively; 상기 제1 및 제2 프리-동기화신호를 각각 소정시간 지연시켜 제1 및 제2 동기화신호로 출력하기 위한 제1 및 제2 지연소자를 구비하는 것And first and second delay elements for delaying the first and second pre-synchronization signals by a predetermined time and outputting the first and second synchronization signals, respectively. 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및Synchronization control means for generating a synchronization signal by receiving a data strobe signal to which data is synchronized in response to the driving signal; And 순차적으로 한 비트 단위로 인가되는 내부 데이터를 복수의 동기식 및 비동기식 지연소자를 통해 저장하고 정렬하여, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단Synchronization means for sequentially storing and aligning internal data applied in units of one bit through a plurality of synchronous and asynchronous delay elements, and synchronizing with the synchronization signal to output parallel alignment data at once. 을 구비하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device having a. 제7항에 있어서,The method of claim 7, wherein 상기 동기화수단은,The synchronization means, 상기 비동기식 지연소자와, 제1 또는 제2 동기화신호에 의해 구동되는 상기 동기식 지연소자를 구비하여 상기 데이터를 2열의 병렬 형태로 저장하기 위한 래치부와,A latch unit including the asynchronous delay element and the synchronous delay element driven by a first or second synchronization signal to store the data in two rows in parallel; 상기 래치부의 복수 비트의 출력 데이터를 각각 소정시간 지연시켜 상기 병렬 형태의 정렬 데이터로 출력하기 위한 지연부를 포함하는 것And a delay unit for outputting the output data of the plurality of bits of the latch unit by a predetermined time and outputting the parallel alignment data. 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제8항에 있어서,The method of claim 8, 상기 비동기식 지연소자는 커패시터와 인버터를 구비하여 구현되는 것The asynchronous delay device is implemented with a capacitor and an inverter 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제9항에 있어서,The method of claim 9, 상기 동기식 지연소자는 쉬프팅소자 또는 플립플롭으로 구현되는 것The synchronous delay element is implemented by a shifting element or a flip-flop 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제10항에 있어서,The method of claim 10, 상기 래치부는,The latch unit, 상기 제1 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하기 위한 제1 래치와,A first latch for storing the internal data in synchronization with an edge of the first synchronization signal; 상기 제2 동기화신호의 에지에 동기되어 상기 제1 래치의 데이터를 저장하여 제1 출력 데이터로 출력하기 위한 제2 래치와,A second latch for storing data of the first latch and outputting the first output data in synchronization with an edge of the second synchronization signal; 상기 제2 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하여 제2 출력 데이터로 출력하기 위한 제3 래치와,A third latch for storing the internal data and outputting the second data as second output data in synchronization with an edge of the second synchronization signal; 상기 제2 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제1 비동기식 지연소자와,A first asynchronous delay element for storing the data of the second latch and outputting the delayed data by a predetermined time; 상기 제3 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제2 비동기식 지연소자와,A second asynchronous delay device for storing the data of the third latch and outputting the delayed data by a predetermined time; 상기 제2 동기화신호의 에지에 동기되어 상기 제1 비동기식 저장소자의 데이터를 저장하여 제3 출력 데이터로 출력하기 위한 제4 래치와,A fourth latch configured to store data of the first asynchronous repository in synchronization with an edge of the second synchronization signal and output the data as third output data; 상기 제2 동기화신호의 에지에 동기되어 상기 제2 비동기식 지연소자의 데이터를 저장하여 제4 출력 데이터로 출력하기 위한 제5 래치를 포함하는 것A fifth latch configured to store data of the second asynchronous delay element in synchronization with an edge of the second synchronization signal and to output the fourth output data as fourth output data; 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제11항에 있어서,The method of claim 11, 상기 비동기식 지연소자는,The asynchronous delay device, 입력노드를 통해 인가되는 입력신호를 반전시키기 위한 제1 인버터와,A first inverter for inverting an input signal applied through the input node; PMOS트랜지스터로 구현된 제1 커패시터와,A first capacitor implemented with a PMOS transistor, 상기 제1 커패시터와 제1 인버터의 출력노드를 연결시키기 위한 제1 스위치와,A first switch for connecting the first capacitor and the output node of the first inverter, NMOS트랜지스터로 구현된 제2 커패시터와,A second capacitor implemented with an NMOS transistor, 상기 제2 커패시터를 상기 제1 인버터의 출력노드에 연결시키기 위한 제2 스위치와,A second switch for connecting the second capacitor to an output node of the first inverter; 상기 제1 인버터의 출력신호를 반전시키기 위한 제2 인버터와,A second inverter for inverting the output signal of the first inverter; 상기 입력노드와 상기 제2 인버터의 출력노드를 연결시키기 위한 제3 스위치와,A third switch for connecting the input node and the output node of the second inverter; 상기 제2 인버터의 출력신호를 반전시키기 위한 제3 인버터와,A third inverter for inverting the output signal of the second inverter; MOS트랜지스터로 구현된 제3 커패시터와,A third capacitor implemented with a MOS transistor, 상기 제3 커패시터를 상기 제3 인버터의 출력노드에 연결시키기 위한 제4 스위치와,A fourth switch for connecting the third capacitor to an output node of the third inverter; NMOS트랜지스터로 구현된 제4 커패시터와,A fourth capacitor implemented with an NMOS transistor, 상기 제4 커패시터와 상기 제3 인버터의 출력노드을 연결시키기 위한 제5 스위치와,A fifth switch for connecting the fourth capacitor and the output node of the third inverter; 상기 제3 인버터의 출력신호를 반전시키기 위한 제4 인버터와,A fourth inverter for inverting the output signal of the third inverter; 상기 제4 인버터의 출력노드와 출력신호를 전달하기 위한 출력노드 사이를 연결시키기 위한 제6 스위치와,A sixth switch for connecting between an output node of the fourth inverter and an output node for transmitting an output signal; 상기 입력노드와 상기 출력노드를 연결하기 위한 제7 스위치를 포함하는 것And a seventh switch for connecting the input node and the output node. 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제7항 내지 제12항 어느 한 항에 있어서,The method according to any one of claims 7 to 12, 상기 동기화 제어수단은,The synchronization control means, 상기 구동신호에 응답하여 상기 데이터스트로브신호와 반전된 데이터스트로브신호를 입력으로 갖는 버퍼와,A buffer having an input of the data strobe signal and an inverted data strobe signal in response to the driving signal; 상기 버퍼의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호로 출력하기 위한 신호 생성부와,A signal generator for outputting first and second pre-synchronization signals synchronized with rising and falling edges of the output signal of the buffer, respectively; 상기 제1 및 제2 프리-동기화신호를 각각 소정시간 지연시켜 제1 및 제2 동 기화신호로 출력하기 위한 제1 및 제2 지연소자를 구비하는 것And first and second delay elements for delaying the first and second pre-synchronization signals by a predetermined time and outputting the first and second synchronization signals, respectively. 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제13항에 있어서,The method of claim 13, 상기 지연부는,The delay unit, 상기 제1 내지 제4 출력 데이터에 소정 지연시간을 부여하여 출력하기 위한 제1 내지 제4 지연소자를 포함하는 것을 특징으로 하는 반도체메모리소자의 데이터 입력장치.And first to fourth delay elements for giving a predetermined delay time to the first to fourth output data and outputting the predetermined delay time. 제14항에 있어서,The method of claim 14, 상기 래치는,The latch is, 상기 동기화신호의 활성화 시 입력신호를 차동 입력으로 인가받기 위한 차동증폭기와,A differential amplifier for receiving an input signal as a differential input when the synchronization signal is activated; 상기 차동증폭기의 출력신호를 드라이빙하기 위한 드라이버와,A driver for driving the output signal of the differential amplifier; 상기 드라이버의 출력신호를 저장하여 출력하기 위한 출력부를 포함하는 것An output unit for storing and outputting an output signal of the driver 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that. 제15항에 있어서,The method of claim 15, 상기 구동신호에 응답하여 데이터를 인가받아 상기 내부 데이터로 출력하기 위한 버퍼를 더 포함하는 것And a buffer for receiving data in response to the driving signal and outputting the internal data. 을 특징으로 하는 반도체메모리소자의 데이터 입력장치.A data input device for a semiconductor memory device, characterized in that.
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