KR20070036576A - Semiconductor memory device and driving method thereof - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 소자의 비트라인 프리차지부를 인에이블 시키는 균등화 신호의 중계시, 비트라인의 프리차지 동작 성능이 향상되도록 상기 균등화 신호의 전압 레벨을 조절하는 반도체 메모리 장치 및 균등화 신호 중계 방법에 관한 것이다. 이를 위해 본 발명은, 균등화 신호 중계기에 의해 상기 균등화 신호가 중계될 때, 균등화 신호의 전압 레벨이 소정의 시간 동안은 승압 전압(VPP)을 갖고, 이후에는 외부전원 전압(VDD)을 갖게끔 제어한다. 즉, 균등화 신호에 의해 인에이블 되는 비트라인 프리차지부의 비트라인 프리차지 동작 성능을 향상시키기 위해 상기 승압 전압(VPP)으로 균등화 신호의 라이징 구간을 활성화시킨다. 또한, 결과적으로는 소정의 시간 이후에는 외부전원 전압(VDD)으로 프리차지 동작을 수행하는 것이기 때문에 균등화 신호가 입력되는 비트라인 프리차지부의 트랜지스터의 게이트 절연막을 얇게 형성할 수 있는 반도체 메모리 장치 및 균등화 신호 중계 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor design technology, and more particularly, to a semiconductor memory for adjusting the voltage level of the equalization signal to improve the precharge operation performance of the bit line during relaying of the equalization signal enabling the bit line precharge portion of the semiconductor memory device. A device and equalization signal relay method. To this end, according to the present invention, when the equalization signal is relayed by an equalization signal repeater, the voltage level of the equalization signal is controlled to have a boost voltage VPP for a predetermined time, and then to have an external power supply voltage VDD. do. That is, the rising period of the equalization signal is activated by the boost voltage VPP in order to improve the bit line precharge operation performance of the bit line precharge unit enabled by the equalization signal. Further, as a result, since the precharge operation is performed by the external power supply voltage VDD after a predetermined time, the semiconductor memory device and the equalization device capable of forming a thin gate insulating film of the transistor of the bit line precharge unit to which the equalization signal is input. Provides a signal relay method.

비트라인 프리차지부, 균등화 신호, 트랜지스터, 게이트 절연막, 중계기 Bit line precharge part, equalization signal, transistor, gate insulating film, repeater

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME}Semiconductor memory device and driving method therefor {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME}

도 1은 종래 기술에 따른 반도체 메모리 소자의 셀코어 영역을 나타낸 블록도.1 is a block diagram illustrating a cell core region of a semiconductor memory device according to the related art.

도 2는 종래기술에 따른 균등화 신호 생성 회로 및 중계기를 나타낸 회로도.2 is a circuit diagram showing an equalization signal generation circuit and a repeater according to the prior art.

도 3는 다른 종래기술에 따른 균등화 신호 생성 회로 및 중계기를 나타낸 회로도.3 is a circuit diagram illustrating another equalization signal generation circuit and a repeater.

도 4는 본 발명의 일 실시예에 따른 균등화 신호 생성 회로 및 중계기를 나타낸 회로도.4 is a circuit diagram illustrating an equalization signal generation circuit and a repeater according to an embodiment of the present invention.

도 5는 도 4의 균등화 신호 생성 회로 및 중계기의 타이밍 다이어그램.5 is a timing diagram of the equalization signal generation circuit and repeater of FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

401 : 신호생성부 403 : 중계기 풀원전원부401: signal generator 403: repeater full source power supply

405 : 중계기 407 : 펄스 생성부405: repeater 407: pulse generator

409 : 오버드라이버부 411 : 노멀드라이버부409: over-driver section 411: normal driver section

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 균등화 신호의 중계 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to a method of relaying an equalization signal of a semiconductor memory device.

현재 반도체 메모리 장치는 대용량화 및 동작속도의 고속화가 그 개발방향으로 되어 있다. 그리고 이러한 요건들 외에도 저전원전압 환경에서 신뢰성있는 동작을 확보하기 위한 저전압(Low Voltage 또는 Low Power) 메모리도 또 하나의 개발방향으로 되고 있음은 주지의 사실이다. 특히, 휴대형 시스템, 예컨대 이동통신용 휴대폰(mobile phone)이나 노트북 컴퓨터(note-book computer) 등 사무실용이 아닌 휴대형 시스템에 장착되는 메모리는 가급적이면 최소한의 전력만을 소비하도록 그 개발 추세가 이루어지고 있다.At present, semiconductor memory devices have been developed in terms of their capacity and speed. In addition to these requirements, it is well known that low voltage (Low Voltage or Low Power) memories are also being developed to secure reliable operation in a low power supply environment. In particular, a memory system installed in a portable system, for example, a mobile system other than an office such as a mobile phone or a notebook computer, has been developed to consume minimal power whenever possible.

이러한 노력 중의 하나가 메모리의 셀코어 영역에서의 전류소비를 최소한으로 하는 기술이다. 메모리 셀(memory cell)과 비트라인(Bit Line) 그리고 워드라인(Word Line)들로 구성되는 셀코어 영역은 극미세화된 디자인-룰(design-rule)에 따라 설계된다. 그래서 메모리 셀들은 크기가 매우 작으면서 아울러 저전력을 사용하게 된다.One such effort is to minimize current consumption in the cell core area of memory. The cell core region, which is composed of memory cells, bit lines, and word lines, is designed according to ultra-fine design-rules. Thus, memory cells are very small in size and use low power.

반도체 메모리 소자인 디램에는 비트라인 프리차지(Bit Line Precharge) 동작을 채용하고 있는 바, 비트라인 프리차지는 데이터의 액세스 이전에 미리 비트라인을 소정의 전압레벨로 프리차지하여, 저장된 데이터의 논리상태를 판단하는 센스 앰프의 입력 범위로 레벨을 맞추는 동작으로서, 데이터의 리드 또는 라이트 동작 전에 수행된다. The DRAM, a semiconductor memory device, employs a bit line precharge operation. The bit line precharge precharges the bit line to a predetermined voltage level before accessing the data, thereby preserving the logic state of the stored data. An operation of adjusting a level to an input range of a sense amplifier, which is determined, is performed before a read or write operation of data.

그리고, 디램은 프리차지 상태에서 비트라인과 데이터 전송 라인인 세그먼트 입/출력 라인을 일정한 전위 레벨을 유지하기 위한 균등화 신호(BLEQ)를 입력으로 하는 이퀄라이저를 구비한다.In addition, the DRAM includes an equalizer for inputting an equalization signal (BLEQ) for maintaining a constant potential level of the segment input / output line, which is a bit line and a data transmission line, in a precharge state.

균등화 신호(BLEQ)는 액티브 커맨드가 입력되면 프리차지 상태에 있던 비트라인과 세그먼트 입/출력 라인의 전위를 유동(floating) 상태로 만들어 디램이 센싱할 수 있는 상태로 만들고, 프리차지 커맨드가 입력되면 비트라인과 세그먼트 입/출력 라인을 특정한 전위 레벨로 만드는 역할을 한다.The equalization signal BLEQ makes the potential of the DRAM senseable by floating the potential of the bit line and the segment input / output line in the precharge state when the active command is input, and when the precharge command is input, It serves to bring bit lines and segment input / output lines to specific potential levels.

도 1은 종래 기술에 따른 반도체 메모리 소자의 셀코어 영역을 나타낸 블록도이다.1 is a block diagram illustrating a cell core region of a semiconductor memory device according to the related art.

도 1을 참조하면, 셀코어 영역은 셀어레이(108, cell array), 비트라인쌍(BL, /BL), 감지증폭기 드라이버(107), 감지증폭기(105), 비트라인쌍(BL, /BL)을 동전위로 만드는 이퀄라이저(101) 및 비트라인쌍(BL, /BL) 및 감지증폭기 드라이버(107)의 풀업전원 라인(RTO)을 프리차지 전압(VBLP) 프리차지 시키는 비트라인 프리차지부(103)를 구비한다.Referring to FIG. 1, a cell core region includes a cell array 108, a bit line pair BL and / BL, a sense amplifier driver 107, a sense amplifier 105, and a bit line pair BL and / BL. Bit line precharge unit 103 for precharging the equalizer 101 and the bit line pair BL, / BL, and the pull-up power line RTO of the sense amplifier driver 107 to a precharge voltage VBLP. ).

여기서, 이퀄라이저(101)와 비트라인 프리차지부(103)는 앞서 설명한 균등화 신호(BLEQ)에 의해 구동된다. Here, the equalizer 101 and the bit line precharge unit 103 are driven by the equalization signal BLEQ described above.

그런데, 도 1은 하나의 비트라인쌍(BL, /BL)에 대한 이퀄라이저(101)와 비트라인 프리차지부(103)에 대해 도시되어 있으나, 셀코어 영역에는 메모리 용량에 비 례하는 셀어레이(107)가 존재하고 이에 따라 이퀄라이저(101)와 비트라인 프리차지부(103)도 메모리 용량에 비례하는 수만큼 존재한다.1 illustrates the equalizer 101 and the bit line precharge unit 103 for one bit line pair BL and / BL, the cell array having a cell array proportional to the memory capacity. 107 is present, and accordingly, the equalizer 101 and the bit line precharge unit 103 are also present in proportion to the memory capacity.

따라서, 균등화 신호(BLEQ)는 메모리 용량에 비례하는 수만큼 존재하는 이퀄라이저(101)와 비트라인 프리차지부(103)를 인에이블 시켜야 하기 때문에 신호의 전압 레벨이 낮아지는 결함을 방지하기 위해 중계기를 구비하여 중계 과정을 통해 신호의 전압 레벨을 유지한다. Therefore, the equalization signal BLEQ needs to enable the equalizer 101 and the bit line precharge unit 103 that exist in proportion to the memory capacity, so that the repeater may be prevented to reduce the voltage level of the signal. It maintains the voltage level of the signal through the relay process.

도 2는 종래기술에 따른 균등화 신호 생성 회로 및 중계기를 나타낸 회로도이다.2 is a circuit diagram illustrating an equalization signal generation circuit and a repeater according to the prior art.

도 2를 참조하면, 균등화 신호 생성 회로 및 중계기는 액티브 커맨드를 입력 받으면 논리레벨이 하이가 되고, 프리차지 커맨드를 입력 받으면 논리레벨이 로우가 되는상부 블록 선택신호(LAX9A)와 하부 블록 선택신호(LAXBC)를 입력으로 하여 균등화 신호(BLEQ)를 생성하는 신호생성부(201), 신호생성부(201)의 출력 신호를 버퍼링하는 버퍼부(203) 및 버퍼부(203)의 출력 신호인 균등화 신호(BLEQ)를 중계하는 중계기(205)로 구비된다.Referring to FIG. 2, the equalization signal generation circuit and the repeater have an upper block select signal LAX9A and a lower block select signal (which have a logic level high when an active command is input and a logic level low when a precharge command is input). An equalization signal that is an output signal of the signal generation unit 201 that generates the equalization signal BLEQ, the buffer unit 203 that buffers the output signal of the signal generation unit 201, and the buffer unit 203 as LAXBC). It is provided with a repeater 205 for relaying (BLEQ).

이와 같은 종래의 균등화 신호 생성 회로 및 중계기는 외부전원 전압(VDD)의 전압 레벨을 갖는 균등화 신호(BLEQ) 생성 및 중계하는데, 이퀄라이저의 인에이블에 대한 결함은 없으나, 상기 균등화 신호(BLEQ)를 입력 받아 비트라인쌍(BL, /BL)을 프리차지 시키는 비트라인 프리차지부를 인에이블 시킬 경우, 전압 레벨이 낮은 균등화 신호(BLEQ)가 논리레벨 하이로 활성화되는 시간이 오래 걸리고, 이에 따라 비트라인 프리차지부의 동작이 느려지게 되어 프리차지 동작이 느려지는 문제점이 발생된다.The conventional equalization signal generation circuit and the repeater generates and relays an equalization signal BLEQ having a voltage level of the external power supply voltage VDD, but there is no defect in the enable of the equalizer, but the equalization signal BLEQ is inputted. When enabling the bit line precharge unit for precharging the bit line pairs BL and / BL, it takes a long time for the equalization signal BLEQ having a low voltage level to be activated to a logic level high. The operation of the charging unit is slowed down, which causes a problem of slowing the precharge operation.

도 3는 다른 종래기술에 따른 균등화 신호 생성 회로 및 중계기를 나타낸 회로도이다.3 is a circuit diagram illustrating another equalization signal generation circuit and a repeater.

도 3을 참조하면, 균등화 신호 생성 회로 및 중계기는 액티브 커맨드를 입력 받으면 논리레벨이 하이가 되고, 프리차지 커맨드를 입력 받으면 논리레벨이 로우가 되는 상부 블록 선택신호(LAX9A)와 하부 블록 선택신호(LAXBC)를 입력으로 하여 균등화 신호(BLEQ)를 생성하는 신호생성부(301), 전압 레벨이 외부전원 전압(VDD)인 신호생성부(301)의 출력 신호(BLEQ)를 승압 전압(VPP)으로 레벨 시프트 하는 레벨 시프트부(303) 및 전압 레벨이 승압 전압(VPP)인 균등화 신호(BLEQ)를 중계 하는 중계기(305)로 구비된다.Referring to FIG. 3, the equalization signal generation circuit and the repeater have an upper block select signal LAX9A and a lower block select signal (which have a logic level high when an active command is input and a logic level low when a precharge command is input). Input signal BLEQ of the signal generator 301 which generates the equalization signal BLEQ by inputting LAXBC, and the signal generator 301 whose voltage level is the external power supply voltage VDD as the boosted voltage VPP. The level shift unit 303 for level shifting and the repeater 305 for relaying the equalization signal BLEQ whose voltage level is the boosted voltage VPP are provided.

이와 같은 종래의 다른 실시예의 균등화 신호 생성 회로 및 중계기는 승압 전압(VPP)의 전압 레벨을 갖는 균등화 신호(BLEQ)를 중계하데, 이퀄라이저의 인에이블에 대한 결함은 없으나, 상기 균등화 신호(BLEQ)를 입력 받아 비트라인쌍(BL, /BL)을 프리차지 시키는 비트라인 프리차지부를 인에이블 시킬 경우, 트랜지스터로 구현되는 비트라인 프리차지부이기 때문에 상기 트랜지스터의 게이트 절연막의 두께가 두꺼워야 한다. 이것은 게이트 절연막의 신뢰성 때문인 것으로써, 이것으로 인하여 문턱 전압(Vt)의 전압 레벨이 높아지고 전류 도통 능력은 떨어지며, 프리차지 성능이 떨어지는 문제점이 발생된다. 그리고, 레벨 시프트부(303) 때문에 균등화 바신호(BLEQb)의 생성이 늦어지게 되어 결론적으로 균등화 신호(BLEQ)의 생성이 늦어지는 문제점이 된다.The equalization signal generating circuit and the repeater according to another conventional embodiment relays an equalization signal BLEQ having a voltage level of the boosted voltage VPP, but there is no defect in the enable of the equalizer, but the equalization signal BLEQ is transmitted. When the bit line precharge unit for precharging the bit line pairs BL and / BL is input, the thickness of the gate insulating layer of the transistor must be thick because the bit line precharge unit is implemented as a transistor. This is because of the reliability of the gate insulating film, which causes a problem that the voltage level of the threshold voltage Vt is high, the current conduction ability is low, and the precharge performance is low. In addition, the level shift unit 303 causes the generation of the equalization bar signal BLEQb to be delayed, and consequently, the generation of the equalization signal BLEQ is delayed.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 프리차지부를 인에이블 시키는 균등화 신호의 중계시, 비트라인의 프리차지 동작 성능이 향상되도록 상기 균등화 신호의 전압 레벨을 조절하는 반도체 메모리 장치 및 그 구동 방법을 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the problems of the prior art as described above, and during the relaying of the equalization signal enabling the bit line precharge unit, the voltage level of the equalization signal is adjusted to improve the precharge operation performance of the bit line. It is an object of the present invention to provide a semiconductor memory device and a driving method thereof.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 균등화 신호 중계기에 의해 상기 균등화 신호가 중계될 때, 균등화 신호의 전압 레벨이 소정의 시간 동안은 승압 전압(VPP)을 갖고, 이후에는 외부전원 전압(VDD)을 갖게끔 제어한다. 즉, 균등화 신호에 의해 인에이블 되는 비트라인 프리차지부의 비트라인 프리차지 동작 성능을 향상시키기 위해 상기 승압 전압(VPP)으로 균등화 신호의 라이징 구간을 활성화시킨다. 또한, 결과적으로는 소정의 시간 이후에는 외부전원 전압(VDD)으로 프리차지 동작을 수행하는 것이기 때문에 균등화 신호가 입력되는 비트라인 프리차지부의 트랜지스터의 게이트 절연막을 얇게 형성할 수 있는 반도체 메모리 장치 및 균등화 신호 중계 방법을 제공한다.According to an aspect of the present invention for achieving the above technical problem, when the equalization signal is relayed by an equalization signal repeater, the voltage level of the equalization signal has a boosted voltage (VPP) for a predetermined time, and then Control to have external power supply voltage (VDD). That is, the rising period of the equalization signal is activated by the boost voltage VPP in order to improve the bit line precharge operation performance of the bit line precharge unit enabled by the equalization signal. Further, as a result, since the precharge operation is performed by the external power supply voltage VDD after a predetermined time, the semiconductor memory device and the equalization device capable of forming a thin gate insulating film of the transistor of the bit line precharge unit to which the equalization signal is input. Provides a signal relay method.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 4는 본 발명의 일 실시예에 따른 균등화 신호 생성 회로 및 중계기를 나타낸 회로도이다.4 is a circuit diagram illustrating an equalization signal generation circuit and a repeater according to an embodiment of the present invention.

도 4를 참조하면, 균등화 신호 생성 회로 및 중계기는 액티브 커맨드를 입력 받으면 논리레벨이 하이가 되고, 프리차지 커맨드를 입력 받으면 논리레벨이 로우가 되는 상부 블록 선택신호(LAX9A)와 하부 블록 선택신호(LAXBC)를 입력으로 하여 균등화 신호(BLEQ)를 생성하는 신호생성부(401), 균등화 신호(BLEQ)의 전압 레벨이 최초에는 승압 전압(VPP)이 되었다가 일정 시간이 지난 후에 외부전원 전압(VDD)이 되도록 제어하는 중계기 풀업전원부(403) 및 신호생성부(401)의 출력 신호인 균등화 신호(BLEQ)를 입력으로 하여 풀업전원부(403)의 출력 신호의 전압 레벨에 대응하는 균등화 신호(BLEQ)를 중계하는 중계기(405)로 구비된다.Referring to FIG. 4, the equalization signal generation circuit and the repeater have an upper block select signal LAX9A and a lower block select signal (which have a logic level high when an active command is input and a logic level low when a precharge command is input). The voltage level of the signal generation unit 401 which generates the equalization signal BLEQ and the equalization signal BLEQ by using LAXBC as an input first becomes the boost voltage VPP, and after a predetermined time, the external power supply voltage VDD Equalization signal (BLEQ) corresponding to the voltage level of the output signal of the pull-up power supply unit 403 by inputting the equalization signal BLEQ, which is an output signal of the repeater pull-up power supply unit 403 and the signal generator 401 It is provided with a repeater 405 to relay the.

이때, 신호생성부(401)는 상기 상부 블록 선택신호(LAX9A)와 하부 블록 선택신호(LAXBC)를 입력으로 하여 균등화 신호(BLEQ)를 출력하는 낸드 게이트(NAND1)와 낸드 게이트(NAND1)의 출력 신호를 반전시키는 제1 인버터(INV1)로 구현할 수 있다.In this case, the signal generator 401 receives the upper block selection signal LAX9A and the lower block selection signal LAXBC as inputs, and outputs the NAND gate NAND1 and the NAND gate NAND1 that output the equalization signal BLEQ. The first inverter INV1 may invert the signal.

그리고, 중계기 풀업전원부(403)은 신호생성부(401)의 출력 신호(BLEQ)에 응답하여 프리차지 시점으로부터 일정 기간 동안 활성화되는 드라이버 제어 펄스(A)를 생성하기 위한 펄스 생성부(407), 상기 드라이버 제어 펄스(A)에 응답하여 프리차지 시점으로부터 일정 기간 동안 상기 중계기의 풀업전압부(403)를 승압전압으로 구동하기 위한 오버 드라이버(409) 및 상기 드라이버 제어 펄스(A)에 응답하여 상 기 드라이버 제어 펄스(A)의 비활성화 시점으로부터 다음 액티브 시점까지 상기 중계기의 풀업전압부(403)를 전원전압 - 상기 승압전압보다 낮은 레벨임 - 으로 구동하기 위한 노말 드라이버(411)로 구현할 수 있다.In addition, the repeater pull-up power supply unit 403 may include a pulse generator 407 for generating a driver control pulse A that is activated for a predetermined period from a precharge time in response to the output signal BLEQ of the signal generator 401, In response to the driver control pulse A, an over-driver 409 for driving the pull-up voltage unit 403 of the repeater at a boosted voltage for a predetermined period from a precharge time and an image in response to the driver control pulse A The pull-up voltage unit 403 of the repeater may be implemented as a normal driver 411 for driving the pull-up voltage unit 403 of the repeater from the deactivation time of the driver control pulse A to the next active time.

이때, 펄스 생성부(407)는 신호생성부(401)의 출력 신호(BLEQ)를 반전시키는 제5 인버터(INV5), 제5 인버터(INV5)의 출력 신호를 지연 시키는 딜레이(DELAY), 딜레이의 출력 신호를 반전 시키는 제4 인버터(INV4), 입력부(401)의 출력 신호와 제4 인버터(INV4)의 출력 신호를 입력으로 하는 제2 낸드 게이트(NAND2)로 구현할 수 있다.In this case, the pulse generator 407 may include a delay (DELAY) for delaying an output signal of the fifth inverter (INV5) and a fifth inverter (INV5) for inverting the output signal (BLEQ) of the signal generator (401). The fourth inverter INV4 for inverting the output signal and the second NAND gate NAND2 for inputting the output signal of the input unit 401 and the output signal of the fourth inverter INV4 may be implemented.

그리고, 오버드라이버부(409)는 제2 낸드 게이트(NAND2)의 출력 신호를 게이트 입력으로 하여 승압 전압단과 접속된 제1 피모스 트랜지스터(P1)로 구현할 수 있다.The overdriver 409 may be implemented as the first PMOS transistor P1 connected to the boost voltage terminal using the output signal of the second NAND gate NAND2 as a gate input.

또한, 노멀드라이버부(411)는 앞단에서 반전된 드라이버 제어 펄스(A)를 게이트 입력으로 하고 전원전압단과 접속된 피모스 트랜지스터(P3)로 구현할 수 있다.In addition, the normal driver 411 may be implemented by the PMOS transistor P3 connected to the power supply voltage terminal using the driver control pulse A inverted at the front end as a gate input.

이어서, 중계기(405)는 신호생성부(401)의 출력 신호를 버퍼링하는 제2 인버터(INV2)와 제3 인버터(INV3), 제3 인버터(INV3)의 출력 신호인 균등화 신호(BLEQb)를 게이트 입력으로 하는 제4 피모스 트랜지스터(P4)와 제2 엔모스 트랜지스터(N2)로 구현할 수 있다. Subsequently, the repeater 405 gates the equalization signal BLEQb which is an output signal of the second inverter INV2, the third inverter INV3, and the third inverter INV3 that buffer the output signal of the signal generator 401. The fourth PMOS transistor P4 and the second NMOS transistor N2 may be implemented as inputs.

도 5는 도 4의 균등화 신호 생성 회로 및 중계기의 타이밍 다이어그램으로써, 도 4의 도면부호를 인용하여 설명한다.FIG. 5 is a timing diagram of the equalization signal generation circuit and the repeater of FIG. 4, and will be described with reference to FIG. 4.

도 5를 참조하면, 상기 상부 블록 선택신호(LAX9A)와 하부 블록 선택신호(LAXBC)에 의해 신호생성부(401)의 출력 신호인 균등화 신호(BLEQb)는 상부 블록 선택신호(LAX9A)와 하부 블록 선택신호(LAXBC)와 같은 논리 레벨을 갖는다.Referring to FIG. 5, the equalization signal BLEQb, which is an output signal of the signal generator 401 by the upper block selection signal LAX9A and the lower block selection signal LAXBC, may be an upper block selection signal LAX9A and a lower block. It has the same logic level as the selection signal LAXBC.

계속해서, 펄스 생성부(407)의 출력 신호인 드라이버 제어 펄스(A)는 균등화 신호(BLEQb)가 딜레이(DELAY)의 지연 정보만큼 지연되어 출력되는데, 상기 균등화 신호(BLEQb)의 폴링 엣지에 대응하여 논리레벨 로우로 활성화된다.Subsequently, the driver control pulse A, which is an output signal of the pulse generator 407, is output after the equalization signal BLEQb is delayed by the delay information of the delay DELAY, and corresponds to the falling edge of the equalization signal BLEQb. Is activated to a logic level low.

즉, 신호생성부(401)의 출력 신호인 균등화 신호(BLEQb)에 의해 균등화 신호(BLEQ)가 라이징, 즉 중계되기 시작하는데, 이때 펄스 생성부(407)의 출력 신호(A)에 의해 오버드라이버부(409)의 제1 피모스 트랜지스터(P1)가 턴온되어 승압 전압(VPP)으로 균등화 신호(BLEQ)는 라이징된다.That is, the equalization signal BLEQ is started to rise, that is, relayed by the equalization signal BLEQb, which is an output signal of the signal generator 401, and at this time, the overdriver is output by the output signal A of the pulse generator 407. The first PMOS transistor P1 of the unit 409 is turned on so that the equalization signal BLEQ is raised to the boosted voltage VPP.

이어서, 펄스 생성부(407)의 출력 신호(A)가 논리레벨 하이로 비활성화 되고, 동시에 제3 피모스 트랜지스터(P3)에 입력되는 신호(B)가 논리레벨 로우로 활성화됨에 대응하여 균등화 신호(BLEQ)의 전압 레벨은 외부전원 전압(VDD)이 된다. Subsequently, the output signal A of the pulse generator 407 is deactivated to a logic level high, and at the same time, the equalization signal (A) is activated in response to the signal B input to the third PMOS transistor P3 to be activated to a logic level low. The voltage level of BLEQ becomes the external power supply voltage VDD.

즉, 균등화 신호(BLEQ)를 중계하여 비트라인 프리차지부를 인에이블 시킬 경우, 초기 일정 시간 동안에는 비트라인 프리차지부의 균등화 신호(BLEQ) 입력 트랜지스터를 승압 전압(VPP)으로 오버드라이빙 동작시키고, 이후에는 외부전원 전압(VDD)으로 노멀드라이빙 동작시키는 것이다. 이때의 일정 시간은 지연부(407)의 딜레이(DELAY)의 지연 정보에 의해 결정된다.That is, when the bit line precharge unit is enabled by relaying the equalization signal BLEQ, the equalization signal BLEQ input transistor of the bit line precharge unit is overdriven by a boosted voltage VPP for an initial predetermined time. The normal driving operation is performed by the external power supply voltage VDD. The predetermined time at this time is determined by the delay information of the delay DELAY of the delay unit 407.

이것은 균등화 신호(BLEQ)의 논리레벨을 보면 더욱 명확하게 알 수 있다. 그리고, 종래(도 1)의 균등화 신호(BLEQ_OLD)와 비교하면 논리레벨 하이로의 라이징 타임이 극명하게 차이가 남을 확인할 수 있다.This can be seen more clearly by looking at the logic level of the equalization signal BLEQ. As compared with the conventional equalization signal BLEQ_OLD, the rising time of the logic level high is clearly different.

전술한 바와 같이, 균등화 신호(BLEQ)가 종래의 중계기에서 중계되어 비트라인 프리차지부의 균등화 신호(BLEQ) 입력 트랜지스터 구동시 전압 레벨이 낮은 균등화 신호(BLEQ)로 인해 상기 트랜지스터의 턴온 시간이 오래 걸리는 문제점과 전압 레벨이 높은 균등화 신호(BLEQ)로 인한 상기 트랜지스터의 두꺼운 게이트 절연막의 문제점을 본 발명에서는 비트라인 프리차지부의 균등화 신호(BLEQ) 입력 트랜지스터가 얇은 게이트 절연막을 포함하고, 균등화 신호(BLEQ)로 구동시 본 발명의 중계기에서 중계된 균등화 신호(BLEQ)의 전압 레벨의 오버드라이빙 동작으로 인해 프리차지 동작 속도를 향상시킨다. 즉, 균등화 신호(BLEQ)의 논리레벨 하이로의 라이징시, 승압 전압(VPP)의 전압 레벨을 갖게 하고, 이후에는 외부전원 전압(VDD)의 전압 레벨을 갖게 하여 라이징 시간을 줄이는 것이다.As described above, the equalization signal BLEQ is relayed in a conventional repeater, and the turn-on time of the transistor is long due to the equalization signal BLEQ having a low voltage level when driving the equalization signal BLEQ input transistor of the bit line precharge unit. The problem of the thick gate insulating film of the transistor due to the equalization signal (BLEQ) and the high voltage level is high in the present invention, the equalization signal (BLEQ) input transistor of the bit line precharge part includes a thin gate insulating film, the equalization signal (BLEQ) The precharge operation speed is improved due to the overdriving operation of the voltage level of the equalization signal BLEQ relayed in the repeater of the present invention during the low driving. That is, when the equalization signal BLEQ rises to the logic level high, the voltage level of the boosted voltage VPP is provided, and the voltage level of the external power supply voltage VDD is subsequently reduced to reduce the rising time.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분 아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, since the type and arrangement of the logic used in the above-described embodiment is implemented as an example in which both the input signal and the output signal are high active signals, the implementation of the logic may also change when the active polarity of the signal is changed. This embodiment is not directly related to each case because the number of cases is too large, and the change of the embodiment is a matter that can be easily technically inferred to those skilled in the art belonging to the present invention. It will not be mentioned.

또한, 전술한 실시예에서 신호생성부(401), 중계기 풀업전원부(403) 및 중계기(405)는 복수의 논리회로로 구현하는 경우를 일례로 들어 설명하였으나, 이 역시 하나의 구현예에 지나지 않는다.In addition, in the above-described embodiment, the signal generation unit 401, the repeater pull-up power supply unit 403, and the repeater 405 have been described as an example of implementing a plurality of logic circuits, but this is only one embodiment. .

이상에서 살펴본 바와 같이, 본 발명은 균등화 신호 중계기에 의해 상기 균등화 신호가 중계될 때, 균등화 신호의 전압 레벨이 소정의 시간 동안은 승압 전압(VPP)을 갖고, 이후에는 외부전원 전압(VDD)을 갖게끔 제어하여, 균등화 신호가 입력되는 비트라인 프리차지부의 균등화 신호 입력 트랜지스터가 얇은 게이트 절연막을 포함하도록하고, 상기 승압 전압(VPP)으로 균등화 신호의 라이징 구간을 활성화시킴으로써 프리차지 속도가 빨라져 결과적으로 프리차지 시간(tRP)의 성능을 개선시킬 수 있다.As described above, in the present invention, when the equalization signal is relayed by an equalization signal repeater, the voltage level of the equalization signal has a boosted voltage VPP for a predetermined time, and then the external power supply voltage VDD is applied. Control to have the equalization signal input transistor of the bit line precharge part into which the equalization signal is input includes a thin gate insulating film, and the precharge speed is increased by activating the rising interval of the equalization signal with the boost voltage VPP. It is possible to improve the performance of the precharge time tRP.

Claims (10)

상부 셀 블럭과 하부 셀 블럭에 공유되는 비트라인 감지증폭기를 구비하는 반도체 메모리 소자에 있어서, A semiconductor memory device having a bit line sense amplifier shared between an upper cell block and a lower cell block, 상부 셀 블럭 선택신호 및 하부 셀 블럭 선택신호에 응답하여 균등화 신호를 생성하기 위한 균등화 신호 생성수단;Equalization signal generating means for generating an equalization signal in response to an upper cell block selection signal and a lower cell block selection signal; 상기 균등화 신호를 중계하기 위한 중계수단; 및Relay means for relaying the equalization signal; And 상기 균등화 신호에 응답하여 프리차지 시점으로부터 일정 기간 동안 상기 중계수단의 풀업전압으로서 제1 전압을 제공하고, 그 이후로부터 다음 액티브 시점까지 상기 중계수단의 풀업전압으로서 제2 전압 - 상기 제1 전압보다 낮은 레벨임 - 을 제공하는 풀업전압 제어수단Providing a first voltage as a pull-up voltage of the relay means for a period of time from a precharge time in response to the equalization signal, and from thereafter a second voltage as a pull-up voltage of the relay means to a next active time-than the first voltage. Low level pull-up voltage control means 을 구비하는 것을 특징으로 하는 반도체 메모리 소자.A semiconductor memory device comprising: a. 제1항에 있어서,The method of claim 1, 상기 제1 전압은 승압전압이고, 제2 전압은 전원전압인 것을 특징으로 하는 반도체 메모리 소자.Wherein the first voltage is a boosted voltage and the second voltage is a power supply voltage. 상부 셀 블럭과 하부 셀 블럭에 공유되는 비트라인 감지증폭기를 구비하는 반도체 메모리 소자에 있어서, A semiconductor memory device having a bit line sense amplifier shared between an upper cell block and a lower cell block, 상부 셀 블럭 선택신호 및 하부 셀 블럭 선택신호에 응답하여 균등화 신호를 생성하기 위한 균등화 신호 생성수단;Equalization signal generating means for generating an equalization signal in response to an upper cell block selection signal and a lower cell block selection signal; 상기 균등화 신호를 중계하기 위한 중계수단;Relay means for relaying the equalization signal; 상기 균등화 신호에 응답하여 프리차지 시점으로부터 일정 기간 동안 활성화되는 드라이버 제어 펄스를 생성하기 위한 펄스 생성수단;Pulse generation means for generating a driver control pulse that is activated for a predetermined period from a precharge time point in response to the equalization signal; 상기 드라이버 제어 펄스에 응답하여 프리차지 시점으로부터 일정 기간 동안 상기 중계수단의 풀업전압단을 제1 전압으로 구동하기 위한 오버 드라이빙 수단; 및Overdriving means for driving the pull-up voltage terminal of the relay means to a first voltage for a predetermined period from a precharge time in response to the driver control pulse; And 상기 드라이버 제어 펄스에 응답하여 상기 드라이버 제어 펄스의 비활성화 시점으로부터 다음 액티브 시점까지 상기 중계수단의 풀업전압단을 제2 전압 - 상기 제1 전압보다 낮은 레벨임 - 으로 구동하기 위한 노말 드라이빙 수단Normal driving means for driving the pull-up voltage terminal of the relay means to a second voltage, which is lower than the first voltage, from the deactivation time of the driver control pulse to the next active time in response to the driver control pulse. 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제3항에 있어서,The method of claim 3, 상기 균등화 신호 생성수단은,The equalization signal generating means, 상부 셀 블럭 선택신호 및 하부 셀 블럭 선택신호를 입력으로 하는 낸드 게이트; 및A NAND gate inputting an upper cell block selection signal and a lower cell block selection signal; And 상기 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함하는 것을 특징으 로 하는 반도체 메모리 소자. And an inverter for inverting an output signal of the NAND gate. 제3항에 있어서,The method of claim 3, 상기 중계수단은,The relay means, 상기 균등화 신호 생성수단의 출력 신호를 버퍼링하는 버퍼부;A buffer unit for buffering the output signal of the equalization signal generating unit; 상기 버퍼부의 출력 신호를 게이트 입력으로 하여 균등화 신호를 출력하는 엔모스 및 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.And an NMOS and a PMOS transistor outputting an equalization signal by using the output signal of the buffer unit as a gate input. 제3항에 있어서,The method of claim 3, 상기 펄스 생성수단은, The pulse generating means, 상기 균등화 신호 생성수단의 출력 신호를 반전시키는 제1 인버터;A first inverter for inverting the output signal of the equalization signal generating means; 상기 제1 인버터의 출력 신호를 지연시키는 딜레이;A delay for delaying an output signal of the first inverter; 상기 딜레이의 출력 신호를 반전시키는 제2 인버터; 및A second inverter for inverting the output signal of the delay; And 상기 제2 인버터의 출력 신호 및 제1 인버터의 출력 신호를 입력으로 하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자.And a NAND gate configured to receive an output signal of the second inverter and an output signal of the first inverter. 제5항에 있어서,The method of claim 5, 상기 오버 드라이빙 수단은 상기 펄스생성수단의 출력 신호를 게이트 입력으로 하고, 승압전압단과 상기 중계수단의 피모스 트랜지스터 사이에 접속된 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.And said overdriving means comprises a PMOS transistor connected as a gate input to the output signal of said pulse generating means and connected between a boosted voltage terminal and a PMOS transistor of said relay means. 제3항에 있어서,The method of claim 3, 상기 노멀 드라이빙 수단은,The normal driving means, 상기 펄스생성수단의 출력 신호를 반전시키는 인버터; 및An inverter for inverting the output signal of the pulse generating means; And 상기 인버터의 출력 신호를 게이트 입력으로하고, 전원전압단과 상기 중계수단의 피모스 트랜지스터 사이에 접속된 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.And a PMOS transistor connected between a power supply voltage terminal and a PMOS transistor of the relay means, using the output signal of the inverter as a gate input. 상부 셀 블럭과 하부 셀 블럭에 공유되는 비트라인 감지증폭기를 포함하는 반도체 메모리 소자의 구동방법에 있어서, A method of driving a semiconductor memory device comprising a bit line sensing amplifier shared between an upper cell block and a lower cell block, 상부 셀 블럭 선택신호 및 하부 셀 블럭 선택신호에 응답하여 균등화 신호를 생성하는 단계;Generating an equalization signal in response to the upper cell block selection signal and the lower cell block selection signal; 상기 균등화 신호에 응답하여 프리차지 시점으로부터 일정 기간 동안 활성화되는 드라이버 제어 펄스를 생성하는 단계;Generating a driver control pulse that is activated for a predetermined period from a precharge time point in response to the equalization signal; 상기 드라이버 제어 펄스에 응답하여 프리차지 시점으로부터 일정 기간 동안 균등화 신호를 중계하는 중계수단의 풀업전압단을 제1 전압으로 구동하는 단계;Driving a pull-up voltage terminal of a relay means for relaying an equalization signal for a predetermined period from a precharge point in response to the driver control pulse to a first voltage; 상기 드라이버 제어 펄스에 응답하여 상기 드라이버 제어 펄스의 비활성화 시점으로부터 다음 액티브 시점까지 상기 중계수단의 풀업전압단을 제2 전압 - 상기 제1 전압보다 낮은 레벨임 - 으로 구동하는 단계In response to the driver control pulse, driving the pull-up voltage terminal of the relay means to a second voltage, which is lower than the first voltage, from the time of inactivation of the driver control pulse to the next active time; 를 포함하는 반도체 메모리 소자의 구동 방법.Method of driving a semiconductor memory device comprising a. 제9항에 있어서,The method of claim 9, 상기 제1 전압은 승압전압이고, 제2 전압은 전원전압인 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.And wherein the first voltage is a boosted voltage and the second voltage is a power supply voltage.
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