KR20070032469A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A and 1B are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the prior art.
도 2는 도 1a에 대응하는 평면도.2 is a plan view corresponding to FIG. 1A;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도.3A to 3F are perspective views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention.
도 4a 및 도 4b는 각각 도 3c 및 도 3d의 a-a'선에 따른 단면도.4A and 4B are cross-sectional views taken along the line a-a 'of FIGS. 3C and 3D, respectively.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
M1 : 제1마스크패턴 M2 : 제2마스크패턴M1: first mask pattern M2: second mask pattern
300 : 실리콘기판 300' : 실리콘막300: silicon substrate 300 ': silicon film
301 : 소자분리막 305 : 실리콘 성장저지막301
310 : 게이트절연막 320 : 게이트도전막310: gate insulating film 320: gate conductive film
330 : 하드마스크막 340 : 게이트330: hard mask film 340: gate
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STAR 셀 구조의 반도체 소자를 제조함에 있어서 채널의 유효 폭을 증가시켜 소자의 전기적 특성을 개선할 수 있는 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of improving the electrical characteristics of the device by increasing the effective width of the channel in manufacturing a semiconductor device of the STAR cell structure.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 실리콘기판의 도핑 농도 증가에 따른 전계(electric field) 증가로 접합 누설전류가 증가하여 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 디램(DRAM)의 리프레쉬 특성을 향상시키는데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 연구가 진행되고 있다.Recently, as the design rule of a high-density MOSFET device rapidly decreases to 100 nm or less, the channel length of a corresponding cell transistor is also greatly reduced. In addition, the junction leakage current increases due to an increase in the electric field due to the increase in the doping concentration of the silicon substrate, thereby improving the refresh characteristics of the DRAM with the conventional planar channel structure. Reached. Accordingly, various studies are being conducted to secure an effective channel length.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 활성영역의 일부를 식각하여 상기 활성영역이 단차지도록 만들고, 상기 단차진 활성영역의 단차부에 게이트를 형성하여 모스펫 소자에서의 유효 채널 길이를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈로도 원하는 정도의 문턱전압을 얻을 수 있으며, 그러므로, 모스펫 소자에 걸리는 전계를 낮출 수 있어서 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 3배 이상 증가시킬 수 있다. As one of these efforts, a step-gated asymmetry recess (STAR) cell structure has recently been proposed. The STAR cell is a structure in which a portion of the active region is etched so that the active region is stepped, and a gate is formed in the stepped portion of the stepped active region to increase the effective channel length in the MOSFET. Given the low threshold voltage dose, the desired threshold voltage can be obtained. Therefore, the electric field applied to the MOSFET device can be lowered, and thus the refresh time for updating data can be increased by more than three times compared to the conventional planar cell structure. .
특히, 이와 같은 STAR 셀은 기존 공정에 간단한 공정을 추가하거나 변경하여 구현할 수 있으므로, 그 적용이 매우 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매우 유효한 방법으로 대두되고 있다. In particular, such a STAR cell can be implemented by adding or modifying a simple process to an existing process, and thus is very easy to apply, which can solve the problem of reducing the threshold voltage margin and refresh time caused by high integration of memory semiconductor devices. It is emerging in a valid way.
도 1a 및 도 1b는 종래 기술에 따른 STAR 셀 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A and 1B are cross-sectional views illustrating processes for manufacturing a semiconductor device having a STAR cell structure according to the prior art, which will be described below.
도 1a을 참조하면, 활성영역을 한정하는 소자분리막(101)이 구비된 실리콘기판(100)을 마련한 후, 상기 기판(100) 상에 활성영역의 길이방향에 따른 중앙부를 가리는 마스크패턴(미도시)을 형성한다. 그런다음, 상기 마스크패턴(미도시)을 식각장벽으로 이용해서 활성영역 양측부 일부 두께를 식각하여 활성영역을 단차지도록 만든다. 그런 후, 마스크패턴(미도시)을 제거한다. Referring to FIG. 1A, after a
도 1b를 참조하면, 상기 단차진 활성영역의 단차부에 비대칭 단차(asymmetry step) 구조의 게이트(140)를 형성한다. 여기서, 상기 게이트(140)는 게이트절연막(110), 게이트도전막(120) 및 하드마스크막(130)의 적층구조로 형성한다. 그리고, 상기 게이트도전막(120)은 통상 폴리실리콘막과 금속계막의 적층막으로 구성한다. Referring to FIG. 1B, the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 STAR 셀 구조를 갖는 반도체 소자를 제조한다. Subsequently, although not shown, a semiconductor device having a STAR cell structure is manufactured by sequentially performing a subsequent series of known processes.
그러나, 전술한 종래의 STAR 셀 형성 공정에서는 단차부에 해당하는 채널의 유효 길이는 어느 정도 증가시킬 수 있지만, 도 1a의 평면도인 도 2의 W에 해당하는 활성영역의 유효 폭(effective width)은 기존의 플래너 셀 구조와 동일하다는 한계점이 있다. 이에 따라, 최근 반도체 소자의 고집적화로 채널 폭이 감소함에 따라 콘택면적이 감소하여 접촉 저항이 증가하는 문제가 야기될 뿐 아니라, 채널을 통한 전류 흐름 특성이 악화되어 소자의 오프(OFF) 특성이 열화되는 문제점이 발생 된다. However, in the above-described conventional STAR cell formation process, although the effective length of the channel corresponding to the stepped portion can be increased to some extent, the effective width of the active region corresponding to W of FIG. There is a limitation that it is the same as the conventional planar cell structure. Accordingly, as the channel width is decreased due to the recent high integration of semiconductor devices, the contact area is decreased to increase the contact resistance, and the current flow through the channel is deteriorated, thereby degrading the OFF characteristic of the device. Problem occurs.
한편, 종래 기술에서 채널의 폭을 증가시키기 위한 방안으로서 상기 채널 폭에 대응하는 활성영역의 폭을 증가시키기 위해 소자분리막의 크기를 줄이는 방법을 생각해 볼 수 있으나, 이 경우 소자분리막 형성시 트렌치의 갭-필(gap-fill) 특성이 열화된다는 문제가 발생한다. On the other hand, as a method for increasing the width of the channel in the prior art can be considered a method of reducing the size of the device isolation layer to increase the width of the active region corresponding to the channel width, in this case, the gap of the trench when forming the device isolation layer The problem arises that the gap-fill characteristic is degraded.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STAR 셀 구조의 반도체 소자를 제조함에 있어서 소자분리영역의 크기를 줄이지 아니하고도 채널의 유효 폭을 증가시켜서 갭-필 문제 없이 소자의 전기적 특성을 개선할 수 있는 방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and in manufacturing a STAR cell structure semiconductor device without increasing the size of the device isolation region and increasing the effective width of the channel without gap-fill problem. The purpose is to provide a method for improving the electrical characteristics of the device.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 STAR 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 활성영역을 한정하는 소자분리막이 구비된 실리콘기판을 제공하는 단계; 상기 기판 활성영역의 길이방향에 따른 양측부 일부 두께를 식각하여 활성영역의 중앙부를 돌출시키는 단계; 상기 기판 전면 상에 실리콘 성장저지막을 형성하는 단계; 상기 실리콘 성장저지막과 그 아래의 소자분리막 일부 두께를 식각하여 활성영역의 폭방향에 따른 돌출된 중앙부의 적어도 한쪽 측면을 노출시키는 단계; 상기 노출된 활성영역 중앙부의 측면으로부터 선택적 에피택셜 성장 공정에 의해 실리콘막을 성장시켜 활성영역의 중앙부를 확장시키는 단계; 상기 실리콘 성장저지막을 제거하는 단계; 및 상기 확장된 활성영역의 단차부 상에 게이트를 형성하는 단계;를 포함한다. A method of manufacturing a semiconductor device of the present invention for achieving the above object is a method of manufacturing a semiconductor device for forming a STAR cell, comprising the steps of: providing a silicon substrate having a device isolation film defining an active region; Etching partial thicknesses of both sides in the longitudinal direction of the substrate active region to protrude a central portion of the active region; Forming a silicon growth blocking film on the entire surface of the substrate; Etching the thickness of the silicon growth blocking layer and a portion of the device isolation layer thereunder to expose at least one side surface of the protruding center portion in the width direction of the active region; Growing a silicon film from a side surface of the center portion of the exposed active region by a selective epitaxial growth process to expand the center portion of the active region; Removing the silicon growth blocking film; And forming a gate on the stepped portion of the extended active region.
여기서, 상기 실리콘 성장저지막은 산화막 또는 질화막으로 형성한다. Here, the silicon growth preventing film is formed of an oxide film or a nitride film.
한편, 상기 실리콘 성장저지막은 50∼3000Å의 두께로 형성하고, 상기 선택적 에피택셜 성장 공정에 의한 실리콘막은 50∼2000Å의 두께로 성장시킨다. On the other hand, the silicon growth preventing film is formed to a thickness of 50 to 3000 GPa, and the silicon film by the selective epitaxial growth process is grown to a thickness of 50 to 2000 GPa.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도이며, 도 4a와 도 4b는 각각 도 3c와 도 3d의 a-a'선에 따른 단면도이다. 3A to 3F are perspective views illustrating processes for manufacturing a semiconductor device according to the present invention, and FIGS. 4A and 4B are cross-sectional views taken along line a-a 'of FIGS. 3C and 3D, respectively.
도 3a를 참조하면, 활성영역을 한정하는 소자분리막(301)이 구비된 실리콘기판(300)을 마련한 후, 공지의 포토 공정에 따라 상기 기판(300) 상에 활성영역의 길이방향에 따른 중앙부를 가리는 제1마스크패턴(M1)을 형성한다. 그런다음, 상기 제1마스크패턴(M1)을 식각장벽으로 이용해서 노출된 활성영역 양측부의 일부 두께를 식각하고, 이를 통해, 활성영역의 중앙부를 돌출시킨다. Referring to FIG. 3A, after preparing a
도 3b를 참조하면, 제1마스크패턴을 제거한 상태에서, 상기 기판(300) 전면 상에 실리콘 성장저지막(305)을 형성한다. 여기서, 상기 실리콘 성장저지막(305)은 후속하는 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 공정에서 실리콘막의 성장을 차단하는 마스크막으로서, 산화막 또는 질화막 재질로 형성하며, 그 두께는 50∼3000Å 정도로 한다. Referring to FIG. 3B, the silicon
계속해서, 상기 실리콘 성장저지막(305) 상에 활성영역의 폭방향에 따른 돌 출된 중앙부의 한쪽 측면을 노출시키기 위한 식각장벽으로서 제2마스크패턴(M2)을 형성한다.Subsequently, a second mask pattern M2 is formed on the silicon
도 3c를 참조하면, 상기 제2마스크패턴을 식각장벽으로 이용해서 노출된 식각저지막(305) 부분을 식각하고, 이어서, 그 아래의 소자분리막(301) 일부 두께를 식각하여 활성영역의 폭방향에 따른 돌출된 중앙부의 한쪽 측면을 노출시킨다. 그런 후, 제2마스크패턴을 제거한다. Referring to FIG. 3C, the exposed portion of the
도 4a는 도 3c의 a-a'선에 따른 단면도로서, 이를 참조하면, 활성영역의 폭방향에 따른 돌출된 중앙부의 한쪽 측면이 선택적으로 노출되었음을 확인할 수 있다. 이상과 같이 도시하고 설명한 본 발명의 실시예에서는, 상기 제2마스크패턴을 이용한 식각 공정을 통해 활성영역 돌출부의 한쪽 측면 만을 노출시켰지만, 필요에 따라서는 활성영역의 폭방향에 따른 돌출된 중앙부의 양쪽 측면을 모두 노출시킬 수도 있다. FIG. 4A is a cross-sectional view taken along the line a-a 'of FIG. 3C. Referring to this, it can be seen that one side surface of the protruding center portion along the width direction of the active region is selectively exposed. In the embodiment of the present invention illustrated and described above, only one side surface of the active region protrusion is exposed through an etching process using the second mask pattern. You can also expose all sides.
도 4b는 도 3d의 a-a'선에 따른 단면도로서, 이를 참조하면, 상기 노출된 활성영역 중앙부 측면으로부터 선택적 에피택셜 성장 공정에 의해 실리콘막(300')을 성장시켜 돌출된 활성영역의 중앙부를 확장시킨다. 여기서, 상기 선택적 에피택셜 성장 공정에 의한 실리콘막(300')은 50∼2000Å의 두께로 성장시킬 수 있다. 그런다음, 도 3e에 도시된 바와 같이, 잔류된 실리콘 성장저지막을 제거한다. FIG. 4B is a cross-sectional view taken along the line a-a 'of FIG. 3D. Referring to this, the center portion of the active region protruded by growing the
도 3e를 참조하면, 활성영역의 돌출된 중앙부가 폭방향으로 확장되었음을 알 수 있다. 여기서, W'는 본 발명의 방법에 의해 확장된 채널의 유효 폭이고, 한편, W는 확장되기 이전의 채널의 유효 폭으로서 종래 기술에서의 채널 폭에 해당한다. 그리고, 상기 확장된 활성영역 부분은 차후에 비트라인 콘택이 형성될 부분이다. Referring to FIG. 3E, it can be seen that the protruding center portion of the active region extends in the width direction. Here, W 'is the effective width of the channel expanded by the method of the present invention, while W is the effective width of the channel before expansion and corresponds to the channel width in the prior art. The extended active region portion is a portion where a bit line contact is to be formed later.
도 3f를 참조하면, 상기 기판 결과물 전면 상에 게이트절연막(310), 게이트도전막(320) 및 하드마스크막(330)을 차례로 형성한 후, 상기 막들(330, 320, 310)을 순차로 식각하여 폭방향으로 확장된 활성영역의 단차부 각각에 게이트(340)를 형성한다. Referring to FIG. 3F, the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다. Subsequently, although not shown, the semiconductor device of the present invention is manufactured by sequentially performing a subsequent series of known processes.
이와 같이, 본 발명은 활성영역의 단차부에 게이트를 형성시키는 STAR 셀 구조의 반도체 소자를 제조함에 있어서, 소자분리막과 단차진 활성영역을 종래와 동일한 방식으로 형성한 후, 상기 활성영역 중앙부의 한쪽 측면을 노출시키고나서, 상기 노출된 활성영역 중앙부의 측면으로부터 선택적 에피택셜 성장 공정을 통한 실리콘막을 성장시켜 활성영역 중앙부를 폭방향으로 확장시킨다. As described above, in the fabrication of a STAR cell structure semiconductor device in which a gate is formed in a stepped portion of an active region, the device isolation layer and the stepped active region are formed in the same manner as in the prior art, and then one side of the center of the active region is formed. After the side surface is exposed, a silicon film is grown through a selective epitaxial growth process from the exposed side surface of the central portion of the active region to extend the central portion of the active region in the width direction.
이 경우, 본 발명은 소자분리막의 면적을 감소시키지 않더라도 채널의 유효 폭을 증가시킬 수 있어서 소자분리막 형성시 트랜치 매립 특성이 열화되는 문제가 발생하지 않으며, 채널의 유효 폭 증가에 따라 콘택면적이 증가하고, 전류 흐름 특성이 개선된다. 그러므로, 본 발명은 콘택면적이 증가함에 따라 접촉 저항을 감소시키고 공정 마진 및 제조 수율을 개선할 수 있고, 아울러 채널을 통한 전류 흐름이 개선됨에 따라 오프(Off) 특성 및 신호 전달 속도 등 소자의 전기적 특성을 개선할 수 있다. In this case, the present invention can increase the effective width of the channel even without reducing the area of the device isolation layer, so that the trench filling property does not deteriorate when the device isolation layer is formed, and the contact area increases as the effective width of the channel is increased. And the current flow characteristic is improved. Therefore, the present invention can reduce the contact resistance as the contact area increases, improve the process margin and manufacturing yield, and also improve the electrical characteristics of the device such as off characteristics and signal transfer rate as the current flow through the channel is improved. Properties can be improved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.Hereinbefore, the present invention has been illustrated and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the spirit and scope of the present invention. It will be readily apparent to those skilled in the art that various modifications and variations can be made.
이상에서와 같이, 본 발명은 STAR 셀 구조의 반도체 소자를 제조함에 있어서, 소자분리영역의 면적을 감소시키지 않고 선택적 에피택셜 성장 공정을 이용해서 활성영역 중앙부의 폭을 증가시킴으로써, 소자분리막 형성시 트렌치 매립 특성이 열화되는 문제 없이 채널의 유효 폭을 증가시킬 수 있다. As described above, the present invention provides a trench in forming a device isolation layer by increasing the width of the center portion of the active region using a selective epitaxial growth process without reducing the area of the device isolation region in manufacturing a semiconductor device having a STAR cell structure. It is possible to increase the effective width of the channel without deteriorating the buried characteristics.
그러므로, 본 발명은 콘택면적이 증가함에 따라 접촉 저항을 감소시키고 공정 마진 및 제조 수율을 개선할 수 있으며, 또한 채널을 통한 전류 흐름 특성이 개선됨에 따라 오프(Off) 특성 및 신호 전달 속도 등 소자의 전기적 특성을 개선할 수 있다.Therefore, the present invention can reduce the contact resistance as the contact area is increased, improve the process margin and manufacturing yield, and also improve the current flow characteristics through the channel, so that the characteristics of the device such as off characteristics and signal transmission speed are improved. Improve the electrical properties.
Claims (4)
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