KR20070021176A

KR20070021176A - Sound volume control circuit, semiconductor integrated circuit, and sound source device

Info

Publication number: KR20070021176A
Application number: KR1020067020809A
Authority: KR
Inventors: 나오키 구리하라
Original assignee: 로무 가부시키가이샤
Priority date: 2004-04-06
Filing date: 2005-04-04
Publication date: 2007-02-22

Abstract

도 2에 도시한 음량 제어 회로(100)에 있어서, 감쇠 계수 설정 레지스터(28)는 감쇠 계수 b를 유지한다. 정지 명령 STOP이 액티브해지면, 제1 멀티플렉서(14)의 출력 신호 a인 처리 대상 신호 in은 승산기(16)에서 감쇠 계수 b와 곱해지고, 그 출력 신호 c가 제2 멀티플렉서(18), 제1 플립플롭(20), 제3 멀티플렉서(22)를 통해 출력된다. 승산 회수 마스터 카운터(38)는 1회의 샘플링으로 취득된 처리 대상 신호 in에 대해 몇 회 b를 곱했는지를 유지한다. 승산 회수 마스터 카운터(38)는 타이머(36)로 카운트 업한다. 승산 회수 템포러리 카운터(32)는 승산 회수 마스터 카운터(38)의 출력 신호를 취득 타이밍 신호 L의 어서트에서 로딩한다. 승산 회수 템포러리 카운터(32)의 회수만큼 제1 멀티플렉서(14)부터 제1 플립플롭(20)까지의 처리가 반복하여 행해진다.In the volume control circuit 100 shown in Fig. 2, the attenuation coefficient setting register 28 holds the attenuation coefficient b. When the stop command STOP is activated, the processing target signal in, which is the output signal a of the first multiplexer 14, is multiplied by the attenuation coefficient b in the multiplier 16, and the output signal c is the second multiplexer 18, the first flip. The flop 20 is output through the third multiplexer 22. The multiplication times master counter 38 maintains how many times b has been multiplied by the signal to be processed in one sampling. The multiplication count master counter 38 counts up with a timer 36. The multiplication-count temporal counter 32 loads the output signal of the multiplication-count master counter 38 at the assert of the acquisition timing signal L. The processes from the first multiplexer 14 to the first flip-flop 20 are repeatedly performed as many times as the number of multiplication times temporary counter 32.

Description

Volume control circuits, semiconductor integrated circuits and sound source equipment {SOUND VOLUME CONTROL CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, AND SOUND SOURCE DEVICE}

본 발명은 음량 제어 기술에 관한 것이며, 특히 입력 신호인 처리 대상 신호의 음량을 저감시켜 출력하는 음량 제어 회로, 반도체 집적 회로 및 음원 기기에 관한 것이다. The present invention relates to a volume control technology, and more particularly, to a volume control circuit, a semiconductor integrated circuit, and a sound source device for reducing and outputting a volume of a signal to be processed as an input signal.

휴대형의 전화기를 중심으로 하는 무선 모바일 기기에서는, 통화와 그 밖의 음질이 제품의 소구력(訴求力)에 영향을 준다. 이러한 기기에서는, 음원, 코덱, DTMF(Dual Tone Multi Frequency)의 3계통의 회로로부터 스피커, 이어폰, 헤드폰 등으로 음성이 출력된다. 음질은 이들 계통에 대해 각각 평가되어야 하지만, 이들에 공통적인 성질로서, 음량의 급격한 변화가 주관 품질을 손상하는 것은 일상적으로 경험하는 바이다. 특허 문헌 1은, 증폭기의 게인이 아날로그 스위치의 온오프로 급격히 변화하는 것을 음질 저하의 원인으로 하여, 이 현상을 회피하는 게인 조정 수단을 설치한 자동 음량 조정 장치를 개시한다. In wireless mobile devices centered on portable telephones, calls and other sound quality affect the appeal of the product. In such a device, audio is output from a three-circuit circuit of a sound source, a codec, and dual tone multi frequency (DTMF) to a speaker, earphone, headphone, and the like. Sound quality should be evaluated for each of these strains, but as a property common to them, it is routine experience that sudden changes in volume compromise subjective quality. Patent document 1 discloses an automatic volume adjusting device provided with a gain adjusting means for avoiding this phenomenon, due to a sudden change in the gain of the amplifier when the analog switch is turned on and off as a cause of sound quality deterioration.

특허 문헌 1 : 일본 특개평 8-139539호 공보 Patent Document 1: Japanese Patent Application Laid-Open No. 8-139539

특허 문헌 1에서는, 수신한 음성 신호의 레벨이 표준치 이하가 되면 게인을 서서히 증가시키는 구성으로 했으므로, 청감 상 위화감 없이 음량을 조정할 수 있다. 그러나, 그러한 정상적인 음량의 조정 뿐만 아니라, 소리를 완전히 떨어뜨릴 때도 같은 과제는 발생한다. 즉, 스위치 오프와 동시에 소리가 끊기면, 청감 상 큰 불쾌감이 남는 경우가 있다. In Patent Literature 1, since the gain is gradually increased when the level of the received audio signal falls below the standard value, the volume can be adjusted without hearing discomfort. However, the same problem arises not only with such normal volume adjustment, but also when the sound is completely dropped. In other words, if the sound is cut off at the same time as the switch-off, a great unpleasant feeling may remain in hearing.

본 발명은 이러한 상황을 감안하여 이루어진 것으로, 그 목적은, 소리를 오프할 때 청감 상 자연스러운 효과를 얻는 음량 제어 기술을 제공하는 것에 있다. This invention is made | formed in view of such a situation, and the objective is to provide the volume control technique which acquires a natural effect on hearing when a sound is turned off.

본 발명의 음량 제어 회로는, 출력 정지 명령이 내려진 뒤, 처리 대상 신호의 음량을 저감하여 출력 신호를 생성하는 볼륨 회로와, 볼륨 회로에서 상기 처리 대상 신호의 음량을 저감시킬 때, 1회의 저감 처리에 있어서의 저감량을 설정하는 설정 회로와, 볼륨 회로에서 처리 대상 신호의 음량을 저감시키는 동안, 저감 처리의 회수를 체증(遞增)시키는 제어 회로를 포함한다. 이 구성에 의하면, 저감 처리의 회수가 서서히 증가하므로, 음량의 저감량이 조금씩 늘어나, 청감 상 자연스러운 뮤트 효과가 얻어진다. The volume control circuit of the present invention includes a volume circuit for reducing the volume of the signal to be processed after the output stop command is issued to generate an output signal, and one time reduction processing when the volume of the signal to be processed is reduced in the volume circuit. And a setting circuit for setting the amount of reduction in the control circuit and a control circuit for increasing the number of reduction processes while reducing the volume of the signal to be processed in the volume circuit. According to this structure, since the frequency | count of a reduction process increases gradually, the amount of reduction of a volume increases little by little, and a natural mute effect is obtained in hearing.

상기의 제어 회로는 타이머를 구비해도 되고, 그 경우, 타이머에 의해 계측된 소정의 시간 간격으로 저감 처리의 회수를 체증시켜도 된다. 또한, 타이머에 의해 소정의 종료 시간이 되었을 때, 음량을 제로로 하는 강제 오프 회로를 설치해도 된다. The control circuit may be provided with a timer, and in that case, may increase the number of times of reduction processing at predetermined time intervals measured by the timer. In addition, when a predetermined end time is reached by a timer, a forced off circuit for setting the volume to zero may be provided.

상기의 볼륨 회로는, 소정의 취득 샘플링 주파수로 처리 대상 신호를 취득함과 더불어, 그 취득 샘플링 주파수의 주기보다도 단시간에 제어 회로에서 증가된 회수만큼 저감 처리를 실행하여, 출력 신호를 생성해도 된다. 이 구성에 의하면, 샘플링 타이밍마다 처리 대상 신호가 취득되어, 그 처리 대상 신호에 저감 처리가 이루어지기 때문에, 음이 튀지도 않고, 또한 음량을 매끄럽게 내릴 수 있다. In addition to acquiring a processing target signal at a predetermined acquisition sampling frequency, the volume circuit may perform an abatement process by the number of times increased by the control circuit in a shorter time than the period of the acquisition sampling frequency, thereby generating an output signal. According to this structure, since a process target signal is acquired for every sampling timing and a reduction process is performed to the process target signal, a sound does not bounce and a sound volume can be smoothly lowered.

또한, 이상의 구성 요소의 임의의 조합, 본 발명의 표현을 방법, 장치, 시스템, 기록 매체, 컴퓨터 프로그램 등의 사이에서 변환한 것도, 본 발명의 형태로서 유효하다. Moreover, any combination of the above components and the expression of this invention converted between a method, an apparatus, a system, a recording medium, a computer program, etc. are also effective as an aspect of this invention.

(발명의 효과) (Effects of the Invention)

본 발명의 음량 제어 회로에 의하면, 청감 상 음량을 자연스럽게 저감할 수 있다. According to the volume control circuit of the present invention, the hearing image volume can be naturally reduced.

도 1은, 실시형태에 따른 음원 기기의 구성을 도시한 도면이다. 1 is a diagram illustrating a configuration of a sound source device according to an embodiment.

도 2는, 실시형태에 따른 음량 제어 회로의 구성을 도시한 도면이다.2 is a diagram illustrating a configuration of a volume control circuit according to the embodiment.

도 3은, 음량 제어 회로의 동작을 도시한 흐름도이다. 3 is a flowchart showing the operation of the volume control circuit.

(부호의 설명)(Explanation of the sign)

14…제1 멀티플렉서 16…승산기14... First multiplexer 16... Multiplier

18…제2 멀티플렉서 20…제1 플립플롭18... Second multiplexer 20... First flip-flop

22…제3 멀티플렉서 24…제2 플립플롭22... Third multiplexer 24... Second flip-flop

26…마스크 회로 28…감쇠 계수 설정 레지스터26... Mask circuit 28... Attenuation Coefficient Setting Register

30…입력 취득 신호 생성 회로 32…승산 회수 템포러리 카운터30... Input acquisition signal generation circuit 32... Odds recovery temporal counter

34…타이머 설정 레지스터 36…타이머34... Timer setting register 36... timer

38…승산 회수 마스터 카운터 40…볼륨 회로38... Multiplication recovery master counter 40.. Volume circuit

50…설정 회로 60…제어 회로50... Setting circuit 60... Control circuit

100…음량 제어 회로 200…출력 정지 명령 발생 회로100... Volume control circuit 200... Output stop command generation circuit

1000…음원 기기1000... Sound source equipment

도 1은 실시형태에 따른 음량 제어 회로(100)를 포함하는 음원 기기(1000)의 전체 구성을 도시한다. 이 음원 기기(1000)는, 음성 신호의 음량을 제어하는 음량 제어 회로(100)와, 음성의 출력 정지 명령을 발생하는 출력 정지 명령 발생 회로(200)를 포함한다. 음량 제어 회로(100)는, 음성 신호를 출력하는 신호 발생 회로(12)와, 출력 정지 명령이 내려진 뒤, 처리 대상 신호의 음량을 저감하여 출력 신호를 생성하는 볼륨 회로(40)와, 볼륨 회로(40)에서 처리 대상 신호의 음량을 저감시킬 때, 1회의 저감 처리에 있어서의 저감량을 설정하는 설정 회로(50)와, 볼륨 회로(40)에서 처리 대상 신호의 음량을 저감시키는 동안, 상기 저감 처리의 회수를 체증시키는 제어 회로(60)를 포함한다. 1 shows the overall configuration of a sound source device 1000 including a volume control circuit 100 according to an embodiment. The sound source device 1000 includes a volume control circuit 100 for controlling the volume of the audio signal, and an output stop command generation circuit 200 for generating an output stop command of the audio. The volume control circuit 100 includes a signal generation circuit 12 for outputting an audio signal, a volume circuit 40 for reducing the volume of a signal to be processed and generating an output signal after an output stop command is issued, and a volume circuit. When the volume of the signal to be processed is reduced at 40, the setting circuit 50 for setting the amount of reduction in one reduction process and the volume circuit 40 reduce the volume of the signal to be processed. And a control circuit 60 to increase the number of processes.

도 2는 실시형태에 따른 음량 제어 회로(100)의 구성을 도시한다. 볼륨 회로(40)는, 주로 승산기(16)와 그 전후에 놓여진 제1 멀티플렉서(14), 제2 멀티플렉서(18), 제1 플립플롭(20), 및 입력 취득 신호 생성 회로(30)를 포함한다. 설정 회로(50)는 주로 감쇠 계수 설정 레지스터(28)를 포함한다. 제어 회로(60)는 주로 승산 회수 마스터 카운터(38)와 승산 회수 템포러리(temporary) 카운터(32)를 포함한다. 단, 어느 회로라도 그들의 주변 회로를 더 포함하는 것으로 생각해도 되며, 예를 들면 제어 회로(60)는 타이머 설정 레지스터(34)와 타이머(36)를 포함해도 된 다. 2 shows a configuration of a volume control circuit 100 according to the embodiment. The volume circuit 40 mainly includes a multiplier 16 and a first multiplexer 14, a second multiplexer 18, a first flip-flop 20, and an input acquisition signal generation circuit 30 placed before and after the multiplier 16. do. The setting circuit 50 mainly includes the attenuation coefficient setting register 28. The control circuit 60 mainly includes a multiplication recovery master counter 38 and a multiplication recovery temporal counter 32. However, any circuit may be considered to include those peripheral circuits further, for example, the control circuit 60 may also include the timer setting register 34 and the timer 36.

신호 발생 회로(12)는, 음성 신호를 출력하는 임의의 회로에서, 예를 들면 음원 회로, 코덱, DTMF 회로 등이다. 신호 발생 회로(12)의 출력 신호가 처리 대상 신호 in이다. 제1 멀티플렉서(14)는 선택 신호 입력 단자(s)에 입력하는 취득 타이밍 신호 L에 따라서, 제1 입력 단자(0) 또는 제2 입력 단자(1) 중 어느 하나에 입력하는 신호를 선택하여 출력한다. 제1 입력 단자(0)에는 후술하는 제1 플립플롭(20)의 출력 신호가 주어지고, 제2 입력 단자(1)에는 처리 대상 신호 in이 주어져 있다.The signal generation circuit 12 is, for example, a sound source circuit, a codec, a DTMF circuit, or the like in any circuit that outputs an audio signal. The output signal of the signal generating circuit 12 is the signal to be processed. The first multiplexer 14 selects and outputs a signal input to either the first input terminal 0 or the second input terminal 1 according to the acquisition timing signal L input to the selection signal input terminal s. do. The output signal of the first flip-flop 20 described later is given to the first input terminal 0, and the signal to be processed in is given to the second input terminal 1.

승산기(16)는 제1 멀티플렉서(14)의 출력 신호 a인 처리 대상 신호 in과 감쇠 계수 설정 레지스터(28)의 출력 신호 b의 승산을 행하여, 승산 결과인 신호 c를 출력한다(이하 이들 3개의 값을 각각 a, b, c로 약칭하는 경우도 있다). 제2 멀티플렉서(18)는 선택 신호 입력 단자(s)에 입력하는 카운트 오버 신호 co에 따라서, 제1 입력 단자(0) 또는 제2 입력 단자(1) 중 어느 하나에 입력하는 신호를 선택하여 출력한다. 제1 입력 단자(0)에는 제1 플립 플롭(20)의 출력 신호가 주어지고, 제2 입력 단자(1)에는 c가 주어져 있다. 제2 멀티플렉서(18)의 출력 신호는 제1 플립플롭(20)의 입력 단자(D)에 주어지고, 제1 플립 플롭(20)의 클럭 입력 단자에는 이 계에서 가장 빠른 클럭인 오버 샘플링 클럭 OSCK가 주어져 있다. The multiplier 16 multiplies the processing target signal in, which is the output signal a of the first multiplexer 14, and the output signal b of the attenuation coefficient setting register 28, and outputs a signal c that is a result of the multiplication (hereinafter, three of them). The values may be abbreviated as a, b, and c, respectively). The second multiplexer 18 selects and outputs a signal input to either the first input terminal 0 or the second input terminal 1 according to the count-over signal co input to the selection signal input terminal s. do. An output signal of the first flip flop 20 is given to the first input terminal 0, and c is given to the second input terminal 1. The output signal of the second multiplexer 18 is given to the input terminal D of the first flip-flop 20, and the over-sampling clock OSCK, which is the fastest clock in this system, is provided to the clock input terminal of the first flip-flop 20. Is given.

제3 멀티플렉서(22)는 선택 신호 입력 단자(s)에 입력하는 정지 명령 STOP에 따라서, 제1 입력 단자(0) 또는 제2 입력 단자(1) 중 어느 하나에 입력하는 신호를 선택하여 출력한다. 정지 명령 STOP은, 입력하는 소리를 정지하기 위한 명령 STOP 이다. 제1 입력 단자(0)에는 처리 대상 신호 in이 주어지고, 제2 입력 단자(1)에는 제1 플립플롭(20)의 출력 신호가 주어져 있다. 제3 멀티플렉서(22)의 출력 신호는 제2 플립플롭(24)의 입력 단자(D)에 입력된다. 제3 멀티플렉서(22)는 선택 신호 입력 단자(s)에 입력되는 정지 명령 STOP이 액티브해지면, 제2 입력 단자(1)의 입력 신호를 출력한다. 따라서, 정지 명령 STOP이 제3 멀티플렉서(22)에 입력되지 않는 동안은, 신호 발생 회로(12)의 출력 신호, 즉 처리 대상 신호 in이 그대로 제2 플립플롭(24)에 출력된다. 정지 명령 STOP은 레벨 신호이다. 제2 플립플롭(24)의 클럭 입력 단자에는 음성 처리계의 샘플링 클럭 SCK가 주어지고, 제2 플립플롭(24)의 출력 신호는 AND 게이트인 마스크 회로(26)의 한쪽의 입력 단자에 주어진다. 또한, 정지 명령 STOP은, 사용자가 음량 제어 회로(100)에 등재되는 기기의 전원을 오프하거나, 음량을 오프하는 등의 동작에 기인하여 발생하는 것으로 하는데, 그 발생 원인이나 발생 회로는 여기서는 불문한다. The third multiplexer 22 selects and outputs a signal input to either the first input terminal 0 or the second input terminal 1 according to the stop command STOP input to the selection signal input terminal s. . The stop command STOP is a command STOP for stopping input sound. The signal to be processed is given to the first input terminal 0, and the output signal of the first flip-flop 20 is given to the second input terminal 1. The output signal of the third multiplexer 22 is input to the input terminal D of the second flip-flop 24. The third multiplexer 22 outputs an input signal of the second input terminal 1 when the stop command STOP input to the selection signal input terminal s becomes active. Therefore, while the stop command STOP is not input to the third multiplexer 22, the output signal of the signal generation circuit 12, that is, the processing target signal in, is output to the second flip-flop 24 as it is. STOP command STOP is a level signal. The clock input terminal of the second flip-flop 24 is given a sampling clock SCK of the audio processing system, and the output signal of the second flip-flop 24 is given to one input terminal of the mask circuit 26 which is an AND gate. The stop command STOP is caused by the user turning off the power of the device registered in the volume control circuit 100, or turning off the volume, but the occurrence cause and the generating circuit are irrelevant here. .

감쇠 계수 설정 레지스터(28)는 음량을 저감할 때, 1회의 저감 처리로 저감해야 할 양(이하 "감쇠 계수"라고 한다) b를 유지한다. 감쇠 계수 설정 레지스터(28)는 소프트웨어로부터 설정 가능하다. 예를 들면 감쇠 계수 b로서 0.8이 설정되면, 이 수치는 승산기(16)에서 제1 멀티플렉서(14)로부터 출력되는 처리 대상 신호 in에 곱해져, 1회의 저감 처리로 음량이 0.8배가 된다. 감쇠 계수 설정 레지스터(28)의 감쇠 계수 b의 값은 소프트웨어로부터 재설정될 때까지 변화하지 않는다. When the attenuation coefficient setting register 28 decreases the volume, it holds the amount b to be reduced by one reduction processing (hereinafter referred to as "attenuation coefficient"). The attenuation coefficient setting register 28 can be set from software. For example, if 0.8 is set as the attenuation coefficient b, this value is multiplied by the signal to be processed in output from the first multiplexer 14 in the multiplier 16, so that the volume is 0.8 times in one reduction process. The value of the attenuation coefficient b in the attenuation coefficient setting register 28 does not change until reset from software.

입력 취득 신호 생성 회로(30)는 처리 대상 신호 in을 취득하는 취득 타이밍 신호 L을 생성한다. 이 취득 타이밍 신호 L은 후술하는 바와 같이 샘플링 클럭 SCK의 위상을 조금 늦춘 클럭 에지에 동기한다. 이 취득 타이밍 신호 L은, 제1 멀티플렉서(14) 및 승산 회수 템포러리 카운터(32)에 주어진다. 제1 멀티플렉서(14)는, 취득 타이밍 신호 L이 어서트될 때, 제2 입력 단자(1)의 입력 신호를 선택하여, 처리 대상 신호 in이 승산기(16)에 투입된다. 그 이외의 타이밍에서는, 제1 멀티플렉서(14)는 제1 입력 단자(0)의 입력 신호를 선택하여, 이미 취득한 처리 대상 신호 in이 반복하여 승산기(16)에 투입된다. 이러한 동작에 의해 복수 회의 승산에 의한 복수 회의 저감 처리가 실현된다. The input acquisition signal generation circuit 30 generates an acquisition timing signal L for acquiring the processing target signal in. This acquisition timing signal L synchronizes with the clock edge which slightly delayed the phase of the sampling clock SCK as described later. This acquisition timing signal L is given to the first multiplexer 14 and the multiplication-time temporal counter 32. When the acquisition timing signal L is asserted, the first multiplexer 14 selects an input signal of the second input terminal 1 and inputs a processing target signal in to the multiplier 16. At other timings, the first multiplexer 14 selects an input signal of the first input terminal 0, and the already obtained processing target signal in is repeatedly input to the multiplier 16. By this operation, a plurality of reduction processes by multiplication times are realized.

승산 회수 템포러리 카운터(32)는, 취득 타이밍 신호 L이 어서트되었을 때, 승산 회수 마스터 카운터(38)의 출력 신호를 로딩한다. 승산 회수 템포러리 카운터(32)는 다운 카운터이며, 오버 샘플링 클럭 OSCK의 상승 에지가 들어올 때마다 내부의 값을 디크리먼트하여, 값이 제로가 된 뒤부터, 다음의 카운트 동작을 시작할 때까지의 동안에, 카운트 오버 신호 co를 액티브하게 어서트한다. 이 카운트 오버 신호 co는 제2 멀티플렉서(18)의 선택 신호 입력 단자(s)에 입력된다. 제2 멀티플렉서(18)는 카운트 오버 신호 co가 액티브한 동안, 제1 입력 단자(0)에 입력되는 신호를 선택하고, 그 결과 제1 플립플롭(20)과 제2 멀티플렉서(18)로 신호가 루프하여, 음량의 저감 처리가 스킵되어 음량이 일정해진다. The multiplication number temporal counter 32 loads the output signal of the multiplication number master counter 38 when the acquisition timing signal L is asserted. The multiplication-count temporal counter 32 is a down counter, which decrements the internal value every time the rising edge of the oversampling clock OSCK comes in, and after the value becomes zero, until the next count operation starts. In the meantime, the count-over signal co is actively asserted. This count over signal co is input to the selection signal input terminal s of the second multiplexer 18. The second multiplexer 18 selects a signal input to the first input terminal 0 while the count over signal co is active, and as a result, the signal is transmitted to the first flip-flop 20 and the second multiplexer 18. The loop is skipped and the volume reduction processing is skipped, so that the volume is constant.

승산 회수 마스터 카운터(38)는, 취득된 처리 대상 신호 in에 대해, 몇 회 저감 처리를 반복하는지를 설정한다. 승산 회수 마스터 카운터(38)는 업 카운터이며, 타이머(36)로 소정 시간이 경과할 때마다 내부의 값이 인크리먼트된다. 그 소정 시간은 소프트웨어로부터 타이머 설정 레지스터(34)에 설정되어, 타이머 설정 레지스터(34)의 출력 신호에 의해 타이머(36)가 제어된다. The multiplication-count master counter 38 sets how many times the reduction process is repeated for the acquired processing target signal in. The multiplication number master counter 38 is an up counter, and the internal value is incremented each time a predetermined time elapses with the timer 36. The predetermined time is set in the timer setting register 34 from software, and the timer 36 is controlled by the output signal of the timer setting register 34.

승산 회수 마스터 카운터(38)에는 정지 명령 STOP도 입력된다. 이 정지 명령 STOP이 인액티브한 동안, 즉 통상 동작하는 동안, 승산 회수 마스터 카운터(38)는 고정 상태에 있다. 이 때, 본 실시형태에서는 승산 회수 마스터 카운터(38)의 내부의 값이 「1」로 고정되어 있는 것으로 한다. 정지 명령 STOP이 액티브해지면 승산 회수 마스터 카운터(38)는 타이머(36)로 소정 시간 경과마다 카운트 업 동작을 행하여, 그 때마다의 승산 회수 마스터 카운터(38)의 값이 취득 타이밍 신호 L로 승산 회수 템포러리 카운터(32)에 로딩된다. 여기서, 취득 타이밍 신호 L의 주기에 비해, 타이머(36)의 출력 신호의 주기는 충분히 긴 것으로 한다. 그 때문에, 승산 회수 템포러리 카운터(32)에 로딩되는 값은, 취득 타이밍 신호 L이 어서트되는 타이밍을 기준으로 하면, 「1」「1」‥「1」「2」「2」…「2」…라는 식으로, 소정 기간은 「1」, 계속해서 소정 기간은 「2」라는 식으로 체증해 간다. The stop command STOP is also input to the multiplication recovery master counter 38. While this stop command STOP is inactive, i.e. during normal operation, the multiplication-count master counter 38 is in a fixed state. At this time, in this embodiment, the value inside the multiplication-counter master counter 38 shall be fixed to "1". When the stop command STOP is activated, the multiplication count master counter 38 counts up every predetermined time with the timer 36, and the value of the multiplication count master counter 38 for each time is multiplied by the acquisition timing signal L. It is loaded into the temporal counter 32. Here, the period of the output signal of the timer 36 is sufficiently long compared with the period of the acquisition timing signal L. Therefore, when the value loaded into the multiplication-time temporal counter 32 is based on the timing at which the acquisition timing signal L is asserted, "1" "1" ... "1" "2" "2". "2"… In this way, the predetermined period is "1", and then the predetermined period is congested by "2".

한편, 승산 회수 템포러리 카운터(32) 자체는 오버 샘플링 클럭 OSCK에서 카운트 다운하므로, 승산 회수 템포러리 카운터(32)의 카운트 오버 신호 co는, 오버 샘플링 클럭 OSCK를 기준으로 하면, On the other hand, since the multiplication times temporal counter 32 itself counts down from the oversampling clock OSCK, the count over signal co of the multiplication times temporal counter 32 is based on the oversampling clock OSCK.

1→0→0→0→…→0 1 → 0 → 0 → 0 →… → 0

이 되고, 취득 타이밍 신호 L에 의해 다시「1」이 로딩되면, 다시, If " 1 " is loaded again by the acquisition timing signal L, again,

1→0→0→0→…→01 → 0 → 0 → 0 →… → 0

의 변화를 반복한다. 그 동안, 타이머(36)가 소정 시간을 계시하면 승산 회수 마스터 카운터(38)의 값이 인크리먼트되어, 「2」가 승산 회수 템포러리 카운터 (32)에 로딩된다. 그 결과, 승산 회수 템포러리 카운터(32)의 카운트 오버 신호 co는, Repeat the change. In the meantime, when the timer 36 counts the predetermined time, the value of the multiplication-counter master counter 38 is incremented, and "2" is loaded into the multiplication-count temporal counter 32. As a result, the countover signal co of the multiplication-time temporal counter 32 is

2→1→0→0→…→0 2 → 1 → 0 → 0 → → 0

을 반복한다. 「2」「1」「0」으로 줄어드는 동안, 후술하는 바와 같이 처리 대상 신호 in은 3회 승산기(16)를 통과하여, 음량은 원래의 b³배가 된다. Repeat. "2""1" and for reduced to "0", and the processing object signal as will be described later in is passed through the three multipliers 16, the volume is doubled original b ^3.

승산 회수 마스터 카운터(38)는 또한, 내부의 값이 소정치, 예를 들면「6」이 되었을 때, 충분히 음량이 줄어든 것으로 하여, 이후 음량을 제로로 하기 위한 마스크 신호를 로우로 출력한다. 이 신호는 마스크 회로(26)에 입력된다. 마스크 회로(26)는 음량을 제로로 하는 강제 오프 회로이다. The multiplication-counting master counter 38 further determines that the volume is sufficiently reduced when the internal value reaches a predetermined value, for example, " 6 ", and then outputs a mask signal for lowering the volume to low. This signal is input to the mask circuit 26. The mask circuit 26 is a forced off circuit for setting the volume to zero.

이상의 구성에 의한 개략적인 동작을 설명한다. 처리에 앞서, 감쇠 계수 설정 레지스터(28)와 타이머 설정 레지스터(34)에는 필요한 수치가 설정되어 있는 것으로 한다. 정지 명령 STOP이 인액티브한 통상 동작 중에는, 제3 멀티플렉서(22)에서 신호 발생 회로(12)로부터의 처리 대상 신호 in이 선택되고, 이것이 제2 플립플롭(24)에서 음성 처리계의 기본 클럭인 샘플링 클럭 SCK로 샘플링되어, 마스크 회로(26)를 거쳐 출력 신호 out으로서 출력된다. 그 동안에도 처리 대상 신호 in은 취득 타이밍 신호 L이 어서트될 때마다 제1 멀티플렉서(14)로부터 승산기(16)로 입력되어, 승산 처리는 계속하여 진행되고 있다. The outline operation by the above structure is demonstrated. Prior to the process, it is assumed that the required numerical values are set in the attenuation coefficient setting register 28 and the timer setting register 34. During the normal operation in which the stop command STOP is inactive, the processing target signal in from the signal generating circuit 12 is selected in the third multiplexer 22, which is the basic clock of the speech processing system in the second flip-flop 24. It is sampled with the sampling clock SCK and output as an output signal out via the mask circuit 26. In the meantime, the process target signal in is input from the first multiplexer 14 to the multiplier 16 every time the acquisition timing signal L is asserted, and the multiplication process continues.

한편, 정지 명령 STOP이 액티브해지면, 우선 제3 멀티플렉서(22)가 전환되어, 제1 플립플롭(20)의 출력 신호가 제2 플립플롭(24)으로 전달된다. 취득된 처 리 대상 신호 in에는 승산기(16)에서 감쇠 계수 b가 곱해지고, 승산 결과 c(=ab)가 제2 멀티플렉서(18)로부터 제1 플립플롭(20)으로 출력된다. 승산 회수 템포러리 카운터(32)의 초기값은 승산 회수 마스터 카운터(38)의 초기값 「1」과 같기 때문에, 승산기(16)의 출력 신호는 1회만 제2 멀티플렉서(18)로부터 제1 플립플롭(20)으로 출력된다 그 후 제2 멀티플렉서(18)와 제1 플립플롭(20)의 계가 루프하여, 출력 신호는 c(=ab)인 채로 고정된다. 따라서, 그 후 몇 회 오버 샘플링 OSCK의 에지가 도래해도, 출력 신호로서 음량이 b배인 소리가 출력된다. On the other hand, when the stop command STOP is activated, firstly, the third multiplexer 22 is switched so that the output signal of the first flip-flop 20 is transmitted to the second flip-flop 24. The attenuation coefficient b is multiplied by the multiplier 16, and the multiplication result c (= ab) is output from the second multiplexer 18 to the first flip-flop 20. Since the initial value of the multiplication-time temporal counter 32 is equal to the initial value "1" of the multiplication-time master counter 38, the output signal of the multiplier 16 is the first flip-flop from the second multiplexer 18 only once. The system of the second multiplexer 18 and the first flip-flop 20 loops, and the output signal is fixed with c (= ab). Therefore, even if the edge of the oversampling OSCK arrives a few times thereafter, a sound whose volume is b times is output as the output signal.

그 출력 후에, 취득 타이밍 신호 L에 의해 다음의 처리 대상 신호 in이 제1 멀티플렉서(14)를 통해 승산기(16)에 취득된다. 취득 타이밍 신호 L은 샘플링 클럭 SCK와 같은 주파수이므로, 처리 대상 신호 in은 소리가 튀지 않고 취득된다. 이와 동시에 승산 회수 템포러리 카운터(32)에는 승산 회수 마스터 카운터(38)로부터 다시 「1」이 로딩되므로, 다시 출력 신호로서 c(=ab)가 얻어진다. After the output, the next processing target signal in is acquired by the acquisition timing signal L to the multiplier 16 via the first multiplexer 14. Since the acquisition timing signal L is at the same frequency as the sampling clock SCK, the processing target signal in is acquired without sound. At the same time, since "1" is loaded from the multiplication-counting temporal counter 32 from the multiplication-counting master counter 38 again, c (= ab) is obtained again as an output signal.

같은 동작이 이어져, 타이머(36)가 소정 시간을 계시하면, 승산 회수 마스터 카운터(38)로부터 승산 회수 템포러리 카운터(32)로 「2」가 로딩된다. 이에 의해, 제2 멀티플렉서(18)는 제2 입력 단자(1)의 패스를 2회 선택하기 위해서, 처리 대상 신호 in은 제1 멀티플렉서(14), 승산기(16), 제2 멀티플렉서(18), 제1 플립플롭(20)을 순차적으로 통과한 뒤, 다시 제1 멀티플렉서(14), 승산기(16), 제2 멀티플렉서(18), 제1 플립플롭(20)을 통과한다. 이후, 제2 멀티플렉서(18)는 제1 입력 단자(0)를 선택하여, 제2 멀티플렉서(18)와 제1 플립플롭(20)으로 루프가 형성되기 때문에, 출력 신호는 승산 결과 c=ab²로 고정된다. 이 동작은 다음에 타이머(36)가 소정 시간을 계시할 때까지 계속된다. 따라서, 처리 대상 신호 in은 각 샘플링 클럭 SCK의 타이밍으로 음량이 b²배인 출력 신호가 되어 출력된다. The same operation is continued, and when the timer 36 counts a predetermined time, "2" is loaded from the multiplication-count master counter 38 to the multiplication-count temporal counter 32. Thus, in order for the second multiplexer 18 to select the path of the second input terminal 1 twice, the signal to be processed is the first multiplexer 14, the multiplier 16, the second multiplexer 18, After sequentially passing through the first flip-flop 20, the first flip-flop 20 passes through the first multiplexer 14, the multiplier 16, the second multiplexer 18, and the first flip-flop 20. Thereafter, since the second multiplexer 18 selects the first input terminal 0 so that a loop is formed between the second multiplexer 18 and the first flip-flop 20, the output signal is multiplied as a result of c = ab ^2. Is fixed. This operation continues until the next timer 36 times the predetermined time. Therefore, the processing target signal in becomes an output signal whose volume is b ² times and is output at the timing of each sampling clock SCK.

이상의 동작으로부터, 샘플링 클럭 SCK의 타이밍으로 출력 신호를 나열하면, 이하의 계열이 된다. From the above operation, when the output signals are arranged at the timing of the sampling clock SCK, the following sequences are obtained.

ab→ab→‥→ab→ab²→ab²→‥→ab²→ab³→ab³→‥→ab³→‥ ab → ab → ‥ → ab → ab ² → ab ² → ‥ → ab ² → ab ³ → ab ³ → ‥ → ab ³ → ‥

그 후, 승산 회수 마스터 카운터(38)의 값이 예를 들어 「6」이 되면 승산 회수 마스터 카운터(38)로부터 마스크 신호가 마스크 회로(26)로 출력되어, 출력 신호 out이 완전히 컷오프된다. 또한, 이상의 동작 개요로부터 알 수 있듯이, 어떤 취득 타이밍 신호 L의 입력부터 다음 취득 타이밍 신호 L의 입력까지 승산 회수 템포러리 카운터(32)에서 카운트 다운 결과가 제로가 될 필요가 있기 때문에, 오버 샘플링 클럭 OSCK는 샘플링 클럭 SCK보다 충분히 빠른 신호로 해야 한다. 또한, 이들 클럭 및 타이머(36)의 기본 클럭은, 엄밀한 설계를 하는 경우에는 소정의 동기 관계와 위상 관계를 갖게 하고, 회로의 전환이나 신호의 래치의 타이밍에 있어서 클럭 레이싱이나 해저드가 나오지 않도록 배려하는 것으로 한다. After that, when the value of the multiplication times master counter 38 becomes "6", for example, the mask signal is output from the multiplication times master counter 38 to the mask circuit 26, and the output signal out is cut off completely. Further, as can be seen from the above operation outline, since the countdown result needs to be zero in the multiplication-time temporal counter 32 from the input of one acquisition timing signal L to the input of the next acquisition timing signal L, the oversampling clock The OSCK should be a signal fast enough than the sampling clock SCK. In addition, these clocks and the basic clocks of the timer 36 have a predetermined synchronization relationship and a phase relationship in the case of a strict design, and are considered to prevent clock racing or hazard from occurring when switching circuits or latching signals. I shall do it.

도 3은 이상의 동작을 도시한 타이밍 차트이다. 여기서는 오버 샘플링 클럭 OSCK의 1주기를 t로 하고 있다. 취득 타이밍 신호 L은 샘플링 클럭 SCK를 조금 늦춘 것이다. 동 도면에서는 이미 정지 명령 STOP이 액티브해져, 타이머(36)가 1회 소정 시간을 계시하여 승산 회수 마스터 카운터(38)의 값이「2」가 되어 있는 상태 로부터 개시하고 있다. 3 is a timing chart showing the above operation. Here, one cycle of the oversampling clock OSCK is t. The acquisition timing signal L slightly delays the sampling clock SCK. In the same figure, the stop instruction STOP has already been activated, and the timer 36 starts the time from the state in which the value of the multiplication-counter master counter 38 is " 2 "

동 도면 시각 T0에 있어서, 취득 타이밍 신호 L이 상승하면, 그 때의 승산 회수 마스터 카운터(38)의 값인 「2」가 승산 회수 템포러리 카운터(32)에 로딩된다. 승산 회수 템포러리 카운터(32)의 값은 오버 샘플링 클럭 OSCK에서 디크리먼트되어 「2」→「1」→「0」이 되어, 처리 대상 신호 in은 c=ab²으로 감쇠된다. 승산 회수 템포러리 카운터(32)의 값이 「0」이외의 각 수치인 기간은 각각 t와 같다. 승산 회수 템포러리 카운터(32)의 출력 신호가「0」이 되어 충분히 홀드 타임을 확보한 뒤, 다음의 샘플링 타이밍 T1에 있어서 c=ab²의 신호가 샘플링되어, 제2 플립플롭(24)으로부터 출력된다. At the same time T0, when the acquisition timing signal L rises, "2", which is the value of the multiplication-count master counter 38 at that time, is loaded into the multiplication-count temporal counter 32. The value of the multiplication number of the temporary counter 32 is decrement from oversampling clock OSCK is a "2" → "1" → "0", and the processing object signal is attenuated in the c = ab ^2. The periods in which the value of the multiplication-time temporal counter 32 is each numerical value other than "0" are each equal to t. After the output signal of the multiplication-counting temporal counter 32 becomes "0" to sufficiently hold time, a signal of c = ab ² is sampled at the next sampling timing T1, and the second flip-flop 24 Is output.

한편, 타이머(36)는 시각 T2에서 소정 시간의 계시를 끝내어, 출력 신호가 변화하고 있다. 이 상승 에지에 의해, 승산 회수 마스터 카운터(38)의 내부의 값은「3」으로 인크리먼트된다. 이 값은 다음의 취득 타이밍 신호 L의 입력 시각 T3에서 승산 회수 템포러리 카운터(32)에 취득되어, 승산 회수 템포러리 카운터(32)의 값이「3」→「2」→「1」→「0」으로 변화하여, 처리 대상 신호 in은 c=ab³로 감쇠된다. 여기서도 승산 회수 템포러리 카운터(32)의 출력 신호가 「0」이 되어 충분히 홀드 타임을 확보한 뒤, 다음의 샘플링 타이밍 T1에 있어서 c=ab³의 신호가 샘플링되어, 제2 플립플롭(24)으로부터 출력된다. 이하 동일하게 출력 신호가 점차 줄어들어, 최종적으로 일정 기간을 거친 뒤, 마스크 회로(26)에서 완전히 컷오프된 다. 이상, 본 실시형태에 의하면, 소리의 출력을 정지하는 명령이 내려진 뒤 음량을 서서히 내릴 수 있어, 청감 상 자연스럽다. On the other hand, the timer 36 finishes the counting of the predetermined time at time T2, and the output signal is changing. By this rising edge, the value inside the multiplication-counter master counter 38 is incremented to "3". This value is acquired by the multiplication-count temporal counter 32 at the input time T3 of the next acquisition timing signal L, and the value of the multiplication-count temporal counter 32 is set from "3" to "2" to "1" to " 0 ", the processing target signal a is attenuated by c = ab ³ . Here again, after the output signal of the multiplication-counting temporal counter 32 becomes "0", the hold time is sufficiently secured, the signal of c = ab ³ is sampled at the next sampling timing T1, and the second flip-flop 24 Is output from In the same way, the output signal is gradually reduced, and finally, after a predetermined period of time, it is completely cut off from the mask circuit 26. As mentioned above, according to this embodiment, a volume can be gradually lowered after the command which stops output of a sound is given, and it is natural for hearing.

이상, 본 발명을 실시형태를 기초로 설명했다. 실시형태는 예시이며, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 여러가지의 변형예가 가능한 것, 또 그러한 변형예도 본 발명의 범위에 있는 것은 당업자에 이해되는 바이다. 이하, 변형예를 든다. In the above, this invention was demonstrated based on embodiment. Embodiment is an illustration, It is understood by those skilled in the art that various modifications are possible for each combination of each component and each processing process, and such a modification is also in the scope of the present invention. Hereinafter, a modification is given.

실시형태에서는 음량을 대수적으로 내렸지만, 내리는 방법은 그것에 한정할 필요는 없다. 예를 들면, 감쇠 계수 설정 레지스터(28)에 설정하는 감쇠 계수의 값을 변화시킬 수도 있다. 예를 들면, 감쇠 계수 설정 레지스터(28)에 「0.7」과 「1.1」처럼 1 미만의 숫자 X와 1 이상의 숫자 Y(단, X+Y<2)를 번갈아 설정한다. 이에 의해, 소리에 물결을 갖게 하면서 서서히 음량을 줄여갈 수 있어, 특수 효과를 실현할 수 있다. 이 예 이외에도, 설정해야 할 감쇠 계수를 제어함으로써, 여러가지 효과를 실현할 수 있다. In the embodiment, the volume is lowered logarithmically, but the method of lowering need not be limited thereto. For example, the value of the attenuation coefficient set in the attenuation coefficient setting register 28 may be changed. For example, the attenuation coefficient setting register 28 alternately sets a number X less than 1 and a number Y or more than 1 (where X + Y <2), such as "0.7" and "1.1". As a result, the volume can be gradually reduced while making the sound wave, and a special effect can be realized. In addition to this example, various effects can be realized by controlling the attenuation coefficient to be set.

실시형태에서는, 음량 제어 회로(100)를 모바일 기기에 탑재하는 것을 생각했으나, 그것에 한정할 필요는 없다. 음성을 출력하는 기구를 갖는 기기이면, 어떠한 기기여도 된다. In the embodiment, the mounting of the volume control circuit 100 in the mobile device is considered, but the present invention is not limited thereto. Any device may be used as long as the device has a mechanism for outputting audio.

이상과 같이, 본 발명은, 휴대형의 전화를 중심으로 하는 무선 모바일 기기나, 그 이외의 음성 출력 기기 등에 이용 가능하다. As described above, the present invention can be used for a wireless mobile device centered on a portable telephone, an audio output device other than that, and the like.

Claims

A volume circuit for reducing the volume of the signal to be processed and generating an output signal after an output stop command is issued;

A setting circuit which sets the amount of reduction in one reduction process when the volume of the signal to be processed is reduced in the volume circuit;

And a control circuit which increases the number of times of the reduction process while reducing the volume of the signal to be processed in the volume circuit.

The method according to claim 1,

The control circuit includes a timer, and increases the number of times of the reduction process at predetermined time intervals measured by the timer.

The method according to claim 2,

And the control circuit includes a timer setting register that controls the timer based on a time interval for increasing the set number of reduction processes.

The method according to claim 1 or 2,

The volume circuit acquires the processing target signal at a predetermined acquisition sampling frequency, and executes the reduction processing by the number of times increased by the control circuit in a shorter time than the period of the acquisition sampling frequency to generate the output signal. Volume control circuit, characterized in that.

The method according to claim 1 or 2,

The volume circuit includes an output circuit for acquiring a processing target signal subjected to the reduction processing at an output sampling frequency and outputting the output signal as the output signal.

The method according to claim 4,

The volume circuit includes a multiplier for multiplying an input signal by a coefficient according to a reduction amount set in the setting circuit, and performs the reduction process by repeatedly inputting the processing target signal to the multiplier by the number of times increased in the control circuit. Performing a volume control circuit.

The method according to claim 2,

The volume circuit includes a mask circuit for outputting the volume of the signal to be processed as zero when the elapsed time from the reduction processing start measured by the timer exceeds a predetermined time period. .

A semiconductor integrated circuit in which the volume control circuit according to claim 1 is integrated.

A voice signal generation circuit for outputting a voice signal which is a signal to be processed;

An output stop command generation circuit for generating a signal indicating an output stop command of the audio signal;

The volume control circuit of Claim 1 is provided,

And the volume control circuit reduces and outputs the volume of the audio signal, which is the processing target signal output by the audio signal generation circuit, by the signal indicating the output stop command.