KR20070019634A - 수직 유기 전계효과 트랜지스터 - Google Patents

수직 유기 전계효과 트랜지스터 Download PDF

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KR20070019634A KR1020067004248A KR20067004248A KR20070019634A KR 20070019634 A KR20070019634 A KR 20070019634A KR 1020067004248 A KR1020067004248 A KR 1020067004248A KR 20067004248 A KR20067004248 A KR 20067004248A KR 20070019634 A KR20070019634 A KR 20070019634A
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Abstract

본 발명에 따르면, 새로운 작동원리 및 도 1a에서 도시된 바와 같은 구조를 갖는 새로운 유기 전계효과 트랜지스터를 제공하였다. 소자는 매우 짧은 “채널”과 매우 넓은 “채널” 영역 단면을 갖는다. 나아가, 수직 구조는 소스와 드레인 전극 사이에 끼어있는 유기물로 이루어진 액티브 셀을 포함하고 있다. 액티브 셀은 소스 전극과 소스 전극 하부에 위치한 게이트 사이에 끼어있는 유전층 또는 전해층으로 이루어진 슈퍼 캐패시터[12] 상면에 있다. OFET's에서 게이트는 소스와 드레인 전극 사이에 위치하고 있다.
슈퍼 캐패시터의 효과는 소스 전극과 액티브 유기층 계면에 전하를 유도한다. 계면에서의 유도된 전하는 높은 전기용량뿐만아니라 매우 얇은(나노미터 범위- 200nm이하) 소스 전극에 의한 것이다. 얇은 전극은 근접 전계효과를 제공하여 액티브 유기층내의 전하를 조절한다. 게이트, 얇은 소스전극 및 슈퍼 캐패시터가 위치함으로써, 소자는 놀라운 성능을 보인다. 소자의 구동전압은 5 볼트 이하인 반면, 출력 전류는 10mA(4A/cm2)로 높다. 출력 전류는 다른 유기 발광 다이오드와 같은 유기 소자를 구동하기에 충분히 높다. 다른 장점은 on/off 비율이 거의 105이다.
앞서 설명된 본 발명의 많은 다른 특징 및 장점은 이하 첨부된 도면과 함께 상세한 설명을 통하여 더욱 잘 이해될 것이다.
수직, 유기 반도체, 전계효과, 트랜지스터

Description

수직 유기 전계효과 트랜지스터{Vertical organic field effect transistor}
본 발명은 유기 전계효과 트랜지스터(OFET;Organic Field Effect Transistor)을 포함한 반도체 장치에 관한 것이다. 좀더 구체적으로, 본 발명은 수직 소자 구조를 이용하여 수직 유기 전계효과 트랜지스터(VOT)로 제조된 유기 반도체 소자에 관한 것이다.
본 발명의 배경 기술에 대한 설명과 더욱 상세한 실시예를 위하여 언급된 선행 자료는 참조로 첨부하였다. 편의를 위하여, 선행자료는 대부분 그룹화하여 참고 문헌 목록에 나열하였다.
유기 전계효과 트랜지스터(OFETs)가 발견[1,2]된 이 후, 유기물의 특성인 휘어짐, 저렴한 생산비용 및 대면적 제작이 가능하다는 점으로 인하여 많은 관심을 받아왔다. 유기 전계효과 트랜지스터는 지속적으로 광범위하게 연구되고 있다[3,4]. 그러나, OFETs의 효율은 여전히 무기물 트랜지스터보다 낮다. OFETs가 낮은 전류 출력(㎂크기) 및 높은 구동전압(100V)의 낮은 효율을 갖는 것은 유기물이 무기 FETs에서 사용되는 물질보다 전하 이동도가 낮기 때문이다[4,5]. 몇몇 연구원들은 이들 소자의 효율을 향상시켜 왔다.
낮은 전하 이동도 문제를 해결하고 효율을 개선하기 위하여, 몇몇 연구 그룹 들은 채널의 길이를 줄이고 OFETs의 게이트 절연체 유전율을 증가시키는 방법을 시도하였다. Dimitrakopoulos, et al ,은 높은 유전상수를 갖는 금속 산화물을 게이트 절연체로 사용함으로써 구동전압이 낮은 OFETs를 발표하였다. 그러나, 소스-드레인 전류는 여전히 낮았다[6]. OFET의 채널 길이를 줄이기 위한 방법은 소자의 제조에 수직 구조를 적용되었다. 몇몇 그룹은 이러한 접근법을 사용하여 보고하였다[7,8]. 수직 구조의 트랜지스터에서 게이트 전극은 수직방향으로 소스전극 및 드레인 전극 사이에 위치한다. 이러한 수직 트랜지스터의 소스-드레인 전류는 채널의 폭(마이크로 범위내)과 채널의 두께(몇몇 단층들)의 곱으로 결정된다[9,10]. 이러한 단면 면적은 비 수직 OFET와 동일하다[4]. 요점은 OFET는 채널의 작은 단면이 전류를 제한한다는 것이다.
높은 출력전류와 낮은 구동전압을 갖는 유기 전계효과 트랜지스터는 능동구동 패널 디스플레이와 같은 많은 응용분야에서 크게 요구되고 있다[11].
본 발명에 따르면 소자의 구조는 전계효과 트랜지스터로 제공된다. 소자는 전형적인 박막의 적층으로 만들어진다. 게이트 전극은 적층물의 바닥에 위치하고, 이어서 유전체 또는 전해물이 형성되고, 다음으로 소스전극, 액티브 반도체층 그리고 드레인 전극 순서로 형성된다. 액티브 반도체층, 전극들 및 유전체 또는 전해물 박막들로는 유기물, 무기물 또는 유기물과 무기물이 혼합된 물질을 사용할 수 있다. 게이트는 소스 및 드레인 상부 또는 하부에 위치할 수 있다. 나아가, 소자에 정공 및 전자의 주입 및 수송 특성을 조절하기 위하여 소스 및 드레인 사이에 버퍼 박막들을 추가할 수 있다. 박막의 두께 및 물질의 적절한 변경으로 수직 적층물은 슈퍼 캐패시터 상부에 액티브 셀을 가지는 새로운 전계효과 트랜지스터로 제조된다.
도 1(a)에서 도시된 바와 같이 본 발명의 수직 유기 트랜지스터(VOT)는 "캐패시터"(유전체 층은 게이트 전극과 소스 전극사이에 위치함)와 액티브 셀(유기층은 소스 전극과 드레인 전극사이에 위치함)을 수직으로 연결하여 구성된다. 바닥 전극은 게이트 전극역할을 하며, 중간 전극은 소스 전극 역할을, 상부 전극은 드레인 전극의 역할을 한다. 그러나 VOT의 구조는 다른 변형된 실시예로 게이트 전극과 절연층을 소스-드레인 상부에 위치시켜 그 구조가 반대로 될 수 있도 1(b)를 보아라.
만약 소스 전극의 박막 두께가 너무 두꺼우면, 캐패시터 및 액티브 셀의 단순히 직렬이 되어 소자는 작동하지 않게된다. 소스 전극의 박막 두께가 임계치(소스 전극층의 스크린 효과, 사용된 물질 및 박막의 거친 정도에 의존) 이하일 경우, 소자는 더이상 캐패시터와 액티브 셀의 단순한 직렬연결이 아니다. 드레인-소스 전류를 전계효과로 조절이 가능하다. 게이트 포텐셜은 액티브 셀에서의 전하 주입 및 수송 특성을 변화시키고, 드레인-소스전극으로 흐르는 전류를 조절하게 된다.
본 발명의 다른 실시예에 따르면 도 1(c)와 같이 전극들과 유기층 사이의 계면에 완화층을 사용하여 소자를 제작할 수 있다. 이러한 추가된 박막들은 소자에서 전자와 정공의 주입 및 수송 특성을 조절한다.
소스, 드레인 및 게이트 전극들은 구리, 금, 알루미늄, 은, 플래티늄 또는 구리/알루미늄과 같은 다층으로 이루어진 금속박막일 수 있다. 또한, 전극들로는 PEDOT-PSS(3,4-polyethylenedioxy-thiophenepolystyrene-sulfonate)와 같은 전도성 고분자 및 인듐 틴 옥사이드(ITO)와 같은 전도성 무기(금속) 산화물로 만들 수 있다. 또한, 소스 전극으로는 전도성 나노입자를 사용하거나, 나노입자를 포함하는 유기물 또는 전도성 매트릭스를 사용할 수 있다.
유전층 물질로는 리튬 플로라이드 및 하이드레이트 리튬 플로라이드와 같은 무기물에서 유기물에 이르는 다양한 유전체 또는 전해물질이 사용될 수 있다. 특히 BaTiO3과 같은 높은 K값을 갖는 페로브스카 또는 비수성 솔리드 전해질의 고분자 합성물을 사용할 수 있다.
유기물 또는 반도체층으로는 전통적인 유기 전계효과 트랜지스터의 물질, 유기 발광 다이오드 물질 그리고 다른 유기 반도체 물질들을 사용할 수 있다. 그러한 물질로는 일반적으로 펜타센(pentacene), 풀러린 유도체(Cx, x=60,70,80,82,84 등), Alq3(aluminum(Ⅲ)8-hydroxyquinoline), 루브린(rubrene), TPD(N,N-diphenyl-N,N-bis(3-methylphenyl)-1,1-diphenyl)-1,1-diphenyl-4,4 diamine), PPV(poly(p-phenylenevinylene))유도체, PVK(poly(N-vinylcarbazol), PF(polyfluorene)유도체, PEDOT-PSS, 금속-프톨로사아닌(PC) 복합체(CuPc, ZnPc), m-TDATA(Tris(N-3-methylphenyl-N-phenylamino)triphenylamine), P3HT(poly(3-hexylthiophene), 티오펜 올리고머(thiophene oligomers)를 포함한다. PCBM([6,6]-phenyl C-61-butyric acid methyl ester)과 같은 가용성 풀러린 및 가용성 펜타센. 나아가, 유기(반도체)층은 부분적으로 또는 전체적으로 전통적인 반도체 물질인 실리콘, 갈륨비소, 인화갈륨 및 질화갈륨으로 대체할 수 있다.
버퍼층들로는 정공 또는 전자 수송 물질(OLED에서 사용되는) 또는 LiF와 같은 유전체 물질 및 금속 산화물일 수 있으며, 이들은 전하의 주입 및 수송 특성을 완화한다. 나노입자 역시 이와 동일한 효과로 사용된다. 소스 전극상의 버퍼층의 목적은 전압을 인가하지 않을 시 전하의 주입장벽을 증가시키고, 드레인 전극상에 사용된 버퍼층은 드레인에서 주입되는 전하를 막아 누설전류를 제한하고 높은 On/Off 비율을 제공하기 위한 것이다.
기판으로는 전자소자에서 일반적으로 사용하는 것으로 전기적으로 절연된 기판을 사용한다. 기판은 유기물 또는 무기물로 이루어진 플렉서블하거나 그렇지 않은 것일 수 있다. 유리는 일반적인 기판이다. ITO와 같은 투명양극과 유리와 같은 투명기판은 반도체와 OLED가 결합될때 필요하다. 플렉서블한 기판은 반도체 소자가 RFID(Radio Frequency identification) 태그 회로에 사용될 때 좋다.
본 발명에 따른 반도체 소자는 진공열증착, 스퍼터링, 분자빔성장법, 스핀코팅 또는 그라비어(gravure)와 같은 연속 코팅법, 플렉소(flexo)인쇄술, 리소그라피, 잉크젯, 실크스크린, 열 또는 다른 프린팅 기술 및 이들 기술의 결합한 것에 의하여 제조될 수 있다. 본 발명에서 제시하는 데이터는 진공열증착법으로 제조된 소자에 해당한다. 소자 제작을 위하여 진공을 유지한 상태로 모든 박막을 증착하는 것이 좋다.
소자의 작동 및 설명을 위하여 편의상 소스 전극의 포텐셜은 접지한다. 인가된 게이트 전극은 양쪽 전극에 전하를 저장한다. 소스-드레인층은 충분히 얇거나 나노입자 또는 넓은 드바이 스크린 길이(Debye screening length)를 갖는 전도성 고분자를 사용한 경우, 저장된 전하는 완전치 갇히지 못하고 유기층에 영향을 주게 된다. 첫째, 소스 전극에 저장된 전하는 유기 반도체 층에 전하 캐리어를 유도한다. 정공 수송 유기물의 경우, 양의 게이트 전압은 도 2(a-2)에서 도시된 바와 같이 소스 전극내에 음전하를 유기층에 정공을 유도하기 위하여 필요하다. 유도된 정공은 드레인-소스 전류를 발생시킨다. 전자 수송 유기물의 경우, 소스 전극내에 양의 전하를 충전하기 위하여 게이트 전극에 음의 포텐셜을 인가하여야 한다. 이들 전하들은 도 2(a-3)에서 도시된 바와 같이 유기층에서 전자를 유도한다. 유도된 전자는 드레인-소스 전류를 발생시킨다. 둘째, 소스 전극층에 저장된 전하는 역시 소스/유기 계면에서 드레인-소스 전류에 관련된 전계효과 변화를 야기하는 전하 주입을 조절한다. 그러므로, VOT에서 드레인-소스 전류는 게이트 포텐셜에 의해 조절된다.
소스 전극에서 반도체층으로 주입된 전하는 소스-드레인 전류의 크기를 결정하는 중요한 역할을 하는 경우에, 다음과 같은 방법으로 소자의 메커니즘이 작동할 것이다. 이러한 메커니즘을 이해하기 위하여, 다음과 같은 소자를 생각한다. n형 유기물 반도체가 액티브 셀로 사용된다. 소스 전극은 캐패시터 셀 및 액티브 셀의 공통전극으로 사용한다. 그 결과 액티브 셀에 전류주입은 소스 전극에서의 주입된 전자에 의하여 조절된다. 나아가, 전압을 인가하지 않은 상태에서 누설전류를 낮추기 위하여, 유기물 반도체와 소스 전극 사이에 그들의 에너지 준위가 일치하지 않는 물질을 선택할 수 있다. 가능한 소자 메커니즘은 여기서 설명된다. 게이트 바이어스를 인가하기 전(도 2(b1)), 큰 주입 장벽높이(Δ0)(정류접촉으로 형성)는 소스 전극에서 반도체층으로 전자의 주입을 효과적으로 막는다. 게이트에 양의 바이어스가 인가되면(도 2(b2)), 캐패시터 셀은 충전된다. 소스 전극내의 음전하의 분포는 유전체/소스 전극 계면에서 최대이고 소스/유기물 계면을 향하여 지수함수적으로 감소한다. 캐패시터의 매우 큰 전기용량과 매우 얇고 거친 소스층과 소스 전극의 부분적 산화 가능성으로 인하여, 소자의 소스 전극 상부 표면에 어느 정도의 음전하가 존재하게 된다. 대전된 캐패시터 셀내에 형성된 전기장은 소스 전극의 거친 표면과 표면에 존재하는 외부 전하로 인하여 소스/유기물 계면에서 완전히 소멸하지 않는다. 또한, 생성된 전기장은 소스/유기물 계면에서 유기물 반도체내에 양전하를 유도한다. 그 결과 소스에서 유기물 반도체로 전자 주입 장벽의 높이가 δ만큼 낮아지게 된다. 그러므로 소스 전극으로부터 전자가 주입하기 위한 실제 에너지 장벽 높이(Δeff)는 δ만큼 감소(Δeff=Δ0-δ)하여 드레인 전극에 전압을 인가시 효과적으로 전자가 주입됨으로써, 소스-드레인 전류(Isd)를 증가된다. 드레인-소스 전압(Vds) 및 온도가 일정할 때, 게이트 전압(Vg)으로 소스-드레인 전류를 조절할 수 있다.
도 1(a)은 본 발명의 일 실시예에 따른 수직 유기 전계효과 트랜지스터(VOT) 인 반도체 소자의 구조를 도시한 것이다. 층 1-6은 다음과 같이 정의된다.: 1 기판, 2 게이트 전극층, 3 유전층, 4 소스 전극층, 5 반도체층, 6 드레인 전극층.
도 1(b)는 본 발명의 다른 실시예로서 도 1(a)에서 도시된 구조를 뒤집어서 형성한 반도체 소자 구조를 도시한 것이다. 층 1-6은 다음과 같이 정의된다.: 1 기판, 2 드레인 전극층, 3 반도체층, 4 소스 전극층, 5 유전층, 6 게이트 전극층.
도 1(c)는 본 발명에 따른 전하주입을 완화하기 위하여 버퍼층을 포함한 수직 트랜지스터의 반도체 소자의 구조를 도시한 것이다. 층 1-8은 다음과 같이 정의된다.: 1 기판, 2 게이트 전극층, 3 유전층, 4 소스 전극층, 5 버퍼층, 6 반도체층, 7, 버퍼층, 8 드레인 전극층.
도 2(a-1) 내지 도 2(a-3)는 소자 작동 원리를 나타낸 개념도이다. 도 2(a-1)은 게이트 포텐셜이 없거나 게이트에 인가한 임계전압보다 낮은 Off 상태를 도시한 것이다. 이 경우, 전류는 액티브 셀내의 전하 주입 및 수송에 의하여 매우 작게 조절되어야 한다. 도 1(c)에서와 같이 바이어스가 없는 상태에서 전류 주입이 매우 작아지도록 두 계면에 버퍼층들이 추가될 수 있-다. 도 2(a-2)는 정공 수송 유기물질인 경우, ON상태를 도시한 것이다. 양의 게이트 포텐셜에서 유기층내에 유도된 정공들은 ON상태 전류를 초래하고, 그 전류량은 게이트 전압에 의하여 조절될 수 있다. 도 2(a-3)은 전자 수송 유기물을 사용한 경우의 ON상태를 도시한 것이다. 음의 게이트 포센셜에 의하여 유기층내에 유도된 전자들은 ON상태 전류를 초래하고, 그 전류량은 게이트 전압에 의하여 조절될 수 있다.
도 2(b)는 소스 전극에서 주입된 전하 주입의 역할을 중요하게 보고, 소자 작동에 관한 밴드 다이어그램을 나타낸 것이다. 도 2(b1)은 게이트 바이어스가 인가되지 않았을 때의 밴드 다이어그램이고 도 2(b2)는 게이트 바이어스가 인가되었을 때의 밴드 다이어그램이다.
도 3은 VOT 제조시 반도체 또는 유기층에 사용되는 몇몇 일반적인 유기물들의 화학구조를 도시한 것이다.
도 4(a)는 액티브 유기층으로 45nm 두께의 C60을 사용한 경우 게이트 포텐셜의 변화에 따른 전형적인 드레인-소스 I-V 특성을 보인 그래프이다. 세미-로그 스케일로 결과를 도시하였다.
도 4(b)는 액티브 유기층으로 70nm 두께의 C60을 사용한 경우 게이트 포텐셜의 변화에 따른 전형적인 드레인-소스 I-V 특성을 보인 그래프이다. 선형 스케일로 결과를 도시하였다.
도 5는 유기층으로 C60을 사용한 본 발명에 따른 VOT에서 다른 게이트 포텐셜에 따른 드레인-소스 I-V 특성을 보인 그래프이다. 4V의 게이트 바이어스 및 5V의 드레인 전압에서 ON/OFF 비율은 거의 105이다.
도 6(a)는 소스 전극층이 너무 두꺼운 경우 슈퍼 캐패시터 셀과 앨티브 셀을 단순 직렬 연결한 개략도이다. 층 1-7은 다음과 같이 정의된다.: 1 기판, 2 게이트 전극층, 3 유전층, 4 소스 전극층, 5 반도체층, 6 드레인 전극층, 7 금속 와이어
도 6(b)는 도 6(a)에서 도시된 바와 같이 단순 직렬연결돈 경우, 게이트 포텐셜의 변화에 따른 드레인-소스 I-V 특성을 보인 그래프이다. 게이트 포텐셜에 의 한 전류 변화는 보여지지 않는다.
도 7은 게이트 전압을 0에서 6V로 변화시킬 경우, 소스-드레인 전류(Isd)에 따른 드레인 전압(Vd)을 나타내는 그래프이다. 유기층으로 정공 수송 물질인 펜타센을 사용하였을 때, 오직 양의 게이트 바이어스에 의해서만 소스-드레인 전류가 증가된다.
도 8(a) 및 도 8(b)는 유기(반도체)층으로 전자 수송 물질인 AlQ3를 사용한 경우의 본 발명에 따른 전형적인 VOT의 다른 게이트 포텐셜의 변화에 의한 드레인-소스 I-V 그래프이다. 드레인-소스 전류는 오직 음의 게이트 포텐셜에 대해서만 증가한다.
도 9는 0, 1 및 2 볼트의 DC 바이어스에서 소자의 전기용량에 따른 주파수를 나타낸 그래프이다. 삽입된 도면은 캐패시터의 구조이며, 바닥 캐패시터 셀이 슈퍼 캐패시터 특성을 나타낸다.
도 10은 액티브 매트릭스 유기 발광 다이오드(AMOLED) 디스플레이의 개략도이다. AMOLED 패널이 구동회로와 함께 보여지고 있다. 단일 픽셀은 다음의 두 가지가 가능한 실시예를 보이고 있다: (a)OLED와 픽셀 트랜지스터가 단위 픽셀 안에서 서로에 대해 옆으로 위치하는 경우 (b) 탑뷰(top view) 및 엔드뷰(end view)에서 보여지는 것과 같이 픽셀 트랜지스터 상부에 OLED가 위치하는 경우.
실시예는 다음과 같다.
본 발명에 따른 다수의 반도체 소자는 반도체층으로 다양한 유기물을 사용하여 낮은 구동 전압, 높은 출력 전류 및 높은 On/Off 비율을 갖는다.
수직 유기 전계 효과 트랜지스터는 게이트 및 소스전극으로 구리(Cu)를, 소스와 드레인 전극으로는 알루미늄(Al), 유기물 반도체는 C60 및 Alq3, 유전체는 LiF를 사용한다. 제조된 소자의 면적은 0.25mm2이다. 유기(반도체)층에 사용된 물질의 분자구조는 도 3에 도시되어 있다.
초기 결과값에서 C60가 수직 유기 전계효과 트랜지스터에 사용된 유기물 반도체로 가장 우수한 물질이다. 5V미만의 낮은 구동전압, 높은 전류출력(10mA 또는 4A/cm2) 및 높은 ON/OFF 비율(대략 105)을 갖는다.
도 4는 전형적인 다른 게이트 포텐셜에서 드레인-소스 전류를 보이고 있다.
도 5에서 도시된 바와 같이, 앞선 단락에서 설명된 소자에서 가장 높은 ON/OFF 비율은 105이다. 우수하게 정제된 물질과 이러한 물질의 조합 및 적절한 공정방법으로 높은 On/Off 비율을 얻을 수 있다.
소자에서 "캐패시터 셀"과 액티브 셀을 선으로 연결하였을 때(도 6(a) 참조), 단순 직렬 연결된 소자는 도 6(b)에서 도시된 바와 같이 장이 완화(field-modified)에 따른 드레인-소스 전류의 변화를 보이지 않는다. 이러한 실험은 도 4 및 도 5에서 보여진 특성이 실제로 나노미터 크기의 현상이라는 생각을 지지한다.
유기(반도체)층으로 펜타센을 사용한 경우, 전류의 출력은 작다(도 7 참조). 다양한 게이트 전압에 대한 소스-드레인 전류(Ids)에 따른 드레인 전압(Vd)을 도 7에 도시하였다. 게이트 전압이 3V보다 작은 경우, 드레인 바이어스로 0에서 4V로 변화시켰을때, 소스-드레인 전류값은 매우 작다. 게이트 전압이 2V보다 큰 경우(3,4,5,6V) 소스-드레인 전류는 도 7에서 도시된 바와 같이 증가하면서 포화된다. 전류는 약 300nA이다. 적절한 물질 및 제조방법을 사용하여 펜타센으로 제조된 높은 전류출력 VOT를 예상할 수 있다.
우리는 또한 소자를 제조시 유기물층으로 전자 수송물질인 Alq3를 사용하였다. 도 8에 도시된 바와 같이 게이트 전극에 음의 전압을 인가한 경우에만 드레인-소스 전류가 증가하였다. 이 경우, 우리는 전류의 포화의 관찰하는데 실패하였다. 도 8에 나타낸 것보다 더 높은 드레인 전압은 소자의 파괴를 야기한다.
도 8(b)에서 도시된 바와 같이 소자에 내적 포텐셜(Vb)이 존재하는 것으로 보인다. 내적 포텐셜은 전하가 주입되기 위하여 드레인 전극에 인가되는 임계 드레인 바이어스를 의미한다. 게이트 전극에 양의 포텐셜을 인가하면, 내적 포텐셜은 고전압쪽으로 이동하고, 음의 전압을 인가하면 내적 포텐셜은 저전압쪽으로 이동하면서 드레인-소스 전류를 증가시킨다. 이는 전하주입이 조절된다는 추가적인 증거가 된다. 또한, Alq3내에 유도된 전자는 전류를 증가시킨다.
다음 예는 본 발명에 사용된 슈퍼 캐패시터(25㎌/㎠ ＠20㎐ 형성)의 실제예이다. 캐패시터는 전하를 저장한다. 캐패시터의 전기용량이 높을수록 더 많은 전하가 저장될 것이다. 높은 효율의 수직 유기 트랜지스터의 제조의 요점은 슈퍼 하이 캐패시터를 제조한 것이다. 소자의 구조는 도 9의 삽입된 도면에 도시된 바와 같이 통상의 캐패시터와 동일하다. 우리는 캐패시터 제조를 위하여 진공을 유지한 상태에서 진공열증착법을 이용하였다. 금속 전극들과 유전층 사이의 깨끗한 계면은 놀라운 캐패시터를 제조하는 원인이 될 것이다[12]. 서로 다른 바이어스 조건에서 소자의 전기용량에 따른 전형적인 주파수를 도 9에 도시하였다. 소자에 2V를 인가하였을 때 소자의 전기용량은 20Hz에서 250㎋이고, 이에 따른 단위 면적당 전기용량은 약 25㎌/㎠로 나타난다. 이러한 슈퍼 캐패시터를 통상의 트랜지스터에 적용함으로써, 소자의 효율이 놀랄만큼 증가한다.
본 발명에 따른 VOT의 몇몇 뚜렷한 장점은 낮은 구동전압, 높은 전류 출력(OLED 구동에 충분한), 및 공정의 단순화, 특히 유기 발광 다이오드와 같은 다른 유기 전자 소자와의 결합과 관련된다.
디스플레이 산업은 발광요소 분야인 OLED의 응용을 통하여, 박막화, 저소비전력 및 높은 효율과 같은 상업화를 위한 기술개발을 지속적으로 추진하고 있다. 초기에 OLED는 수동구동(passive matrix) OLED 모듈로 제공되었다. 수동구동의 디스플레이는 단점이 있다. 대형화에 따른 낮은 해상도, 느린 응답속도 및 높은 소비전력의 요구가 그것이다.
앞서 기술한 바와 같은 수동구동 OLED의 단점을 해결하기 위하여 능동구동(active-matrix) OLED 기술이 사용된다. 본 발명에 따른 VOT는 낮은 구동전압, 높은 출력전류 및 집적도가 용이하여 OLED 제조에 적용하는데 적합하다. 능동구동 OLED 디스플레이의 특별한 예가 도 10에 도시되어 있다. OLED 픽셀들로 구성된 발 광 전면패널과 OLED의 능동구동을 위한 트랜지스터, VOT 픽셀로 구성된 후면기판으로 구성되어 있다. 각 픽셀에는 최소 한 개의 VOT 픽셀이 있으며, 원하는 영상의 화질을 위한 구동방식에 따라 6개 이상의 VOT 픽셀이 있다. 도 10에서 2가지 예로 도시된 바와 같이 다양한 픽셀 구성이 가능하다. 첫번째로 OLED 픽셀 측면에 트랜지스터를 배열하는 것과 두번째로 개구율을 최대로 하기 위하여 트랜지스터 상부에 OLED 픽셀을 형성하는 것이다.
이러한 소자의 구조와 VOT의 물질에 의한 추가되는 장점은 p형 또는 n형 물질로 도 1(a-c)에서 나타낸 반도체층을 만들 수 있다. p형 또는 n형 트랜지스터 또는 상보성 트랜지스터로 VOT를 제조할 수 있는 능력은 RFID 태그회로와 같은 응용 로직회로와 같은 주요한 응용분야에 적용할 수 있다는 장점이 있다. 오랫동안 이해되어 온 상보성 트랜지스터(전통적인 CMOS 기술로 제조됨)는 낮은 전력의 손실, 짧은 전파 딜레이, 상승시간과 하강시간의 조절 및 잡음에 대한 저항과 같은 로직회로 분야에서 장점이 있다. 이러한 장점은 유기 전자 회로에도 적용가능하다
또한, 본 발명에 따른 구조로 제공되는 반도체 소자의 장점은 낮은 구동전압과 높은 전류 출력(OLED 작동에 최소로 필요한)이다. 반도체 소자는 개인용 컴퓨터, 핸드폰, TV, 대형 발광 표지판, 광고판, 정보통신 등 제한없이 전자 소자를 포함한 넓은 범위에서 사용될 수 있다.
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Claims (39)

  1. 내부표면과 외부표면을 가지는 드레인 전극;
    내부표면과 외부표면을 가지는 게이트 전극;
    제1 표면과 제2 표면을 가지는 소스 전극으로서 상기 제1 표면과 제2 표면은 상기 소스 전극의 두께를 한정하는 소스 전극;
    상기 드레인 전극과 상기 소스 전극 사이에 위치하는 반도체 층으로서 상기 반도체 층은 상기 드레인 전극의 내부표면 및 상기 소스 전극의 제1 표면과 전기적으로 접촉하는 반도체 층;
    상기 게이트 전극과 상기 게이트 전극에 인가된 전위에 의해 상기 소스 전극과 드레인 전극 사이의 전류가 제어될 수 있도록 충분히 작은 두께를 갖는 상기 소스 전극 사이에 위치하는 유전체 층으로서 상기 유전체 층은 상기 게이트 전극의 내부표면 및 상기 소스 전극의 제2 표면과 전기적으로 접촉하는 유전체 층
    을 포함한 반도체 소자.
  2. 제1항에 있어서,
    상기 소스 전극의 두께는 200 나노미터보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 전극의 외부표면과 인접하고, 전기적 절연물질로 이루어진 기판 층을 더 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 드레인 전극의 외부표면과 인접하고, 전기적 절연물질로 이루어진 기판층을 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 소스 전극과 상기 반도체 층 사이 그리고/또는 상기 반도체 층과 상기 드레인 전극 사이에 위치하고, 상기 반도체 층의 전하 주입 그리고/또는 전하 이송을 조절하는 유기 또는 무기 버퍼 박막을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 전극, 드레인 전극 및 소스 전극은 금속, 전도성 산화 금속, 전도성 폴리머, 전도성 카본, 전도성 나노 입자 및 유기 물질이나 전도성 물질 사이에 삽입된 나노 입자에서 선택된 전극 물질들인 반도체 소자.
  7. 제1항에 있어서,
    상기 유전체 층은 이온결합 물질, 고 유전체 물질, 전해 물질, 페로브스카 구조 물질 및 무기 반도체 물질 중 하나 또는 하나 이상의 물질인 반도체 소자.
  8. 제1항에 있어서,
    상기 반도체 층은 유기 전계 효과 트랜지스터 물질, 유기 발광 다이오드 물질, 유기 반도체 물질 및 무기 반도체 물질 중 어느 하나인 반도체 소자.
  9. 제1항에 있어서,
    특히, 상기 드레인 전극은 알루미늄, 상기 게이트 전극은 구리, 상기 소스 전극의 제1 표면은 알루미늄 그리고 상기 소스 전극의 제2 표면은 구리인 반도체 소자.
  10. 제9항에 있어서,
    특히, 상기 반도체 층은 펜타센(pentacene, C60) 및 알루미늄(Ⅲ)8-하이드록시퀴놀라인(aluminum(Ⅲ)8-hydroxyquinoline) 중 어느 하나인 반도체 소자.
  11. 제10항에 있어서,
    특히, 상기 유전체 층은 LiF인 반도체 소자.
  12. 내부표면과 외부표면을 가지는 드레인 전극;
    내부표면과 외부표면을 가지는 게이트 전극;
    제1 표면과 제2 표면을 가지는 소스 전극으로서 상기 제1 표면과 제2 표면은 상기 소스 전극의 두께를 한정한 소스 전극;
    상기 드레인 전극과 상기 소스 전극 사이에 위치하는 반도체 층으로서 상기 반도체 층은 상기 드레인 전극의 내부표면 및 상기 소스 전극의 제1 표면과 전기적 접촉을 하는 반도체 층;
    상기 게이트 전극과 상기 게이트 전극에 인가된 전위에 의해 상기 소스 전극과 드레인 전극 사이의 전류가 제어될 수 있도록 충분히 작은 두께를 갖는 상기 소스 전극 사이에 위치하는 유전체 층으로서 상기 유전체 층은 상기 게이트 전극의 내부표면 및 상기 소스 전극의 제2 표면과 전기적으로 접촉하는 유전체 층을 포함 하는 반도체 소자를 제공하는 단계; 및
    상기 소스와 드레인 사이의 상기 전류 흐름의 제어를 위해서 상기 게이트전극에 인가되는 상기 전위를 제어하는 단계
    를 포함한 전자 소자의 전류 제어 방법.
  13. 내부표면과 외부표면을 가지는 드레인 전극을 제공하는 단계;
    내부표면과 외부표면을 가지는 게이트 전극을 제공하는 단계;
    제1 표면과 제2 표면을 가지는 소스 전극으로서 상기 제1 표면과 제2 표면은 상기 소스 전극의 두께를 한정하는 소스 전극을 제공하는 단계;
    상기 드레인 전극과 상기 소스 전극 사이에 위치하는 반도체 층으로서 상기 반도체 층은 상기 드레인 전극의 내부표면 및 상기 소스 전극의 제1 표면과 전기적 접촉을 하는 반도체 층을 제공하는 단계; 및
    상기 게이트 전극과 상기 게이트 전극에 인가된 전위에 의해 상기 소스 전극과 드레인 전극 사이의 전류가 제어될 수 있도록 충분히 작은 두께를 갖는 상기 소스 전극 사이에 위치하는 유전체 층으로서 상기 유전체 층은 상기 게이트 전극의 내부표면 및 상기 소스 전극의 제2 표면과 전기적으로 접촉하는 유전체 층을 제공하는 단계
    를 포함한 반도체 소자 제조 방법.
  14. 제13항에 있어서,
    상기 소스 전극의 두께는 200 나노미터보다 작은 반도체 소자 제조 방법.
  15. 제13항에 있어서,
    상기 게이트 전극의 외부표면과 인접하고, 전기적 절연물질로 이루어진 기판 층을 더 포함하는 반도체 소자 제조 방법.
  16. 제13항에 있어서,
    상기 드레인 전극의 외부표면과 인접하고, 전기적 절연물질로 이루어진 기판층을 더 포함하는 반도체 소자 제조 방법.
  17. 제13항에 있어서,
    상기 소스 전극과 상기 반도체 층 사이 그리고/또는 상기 반도체 층과 상기 드레인 전극 사이에 위치하고, 상기 반도체 층의 전하 주입 그리고/또는 전하 이송을 조절하는 유기 또는 무기 버퍼 박막 층을 더 포함하는 반도체 소자 제조 방법.
  18. 제13항에 있어서,
    상기 게이트 전극, 드레인 전극 및 소스 전극은 금속, 전도성 산화 금속, 전도성 폴리머, 전도성 나노 입자 및 유기 물질이나 전도성 물질 사이에 삽입된 나노 입자에서 선택된 전극 물질들인 하는 반도체 소자 제조 방법.
  19. 제13항에 있어서,
    상기 유전체 층은 이온결합 물질, 고 유전체 물질, 전해 물질, 페로브스카이트-구조 물질 및 무기 반도체 물질 중 하나 또는 하나 이상의 물질인 반도체 소자 제조 방법.
  20. 제13항에 있어서,
    상기 반도체 층은 유기 전계 효과 트랜지스터 물질, 유기 발광 다이오드 물질, 유기 반도체 물질 및 무기 반도체 물질 중 어느 하나인 반도체 소자 제조 방법.
  21. 제13항에 있어서,
    특히, 상기 드레인 전극은 알루미늄, 상기 게이트 전극은 구리, 상기 소스 전극의 제1 표면은 알루미늄 그리고 상기 소스 전극의 제2 표면은 구리로 구성된 반도체 소자 제조 방법.
  22. 제21항에 있어서,
    특히, 상기 반도체 층은 펜타센(pentacene, C60) 및 알루미늄(Ⅲ)8-하이드록시퀴놀라인(aluminum(Ⅲ)8-hydroxyquinoline) 중 어느 하나로 구성된 반도체 소자 제조 방법.
  23. 제22항에 있어서,
    특히, 상기 유전체 층은 LiF인 반도체 소자 제조 방법.
  24. 제1항에 있어서,
    반도체 소자와 발광 다이오드를 포함하는 전자 어셈블리.
  25. 제4항에 있어서,
    상기 투명 기판 및 상기 드레인 전극과 상기 기판 사이에 발광 다이오드로 이루어진 반도체 소자를 포함하는 전자 어셈블리.
  26. 제1항에 있어서,
    반도체 소자를 포함하는 능동 구동 디스플레이
  27. 제1항에 있어서,
    반도체 소자로 구성되는 RFID 태그 회로를 포함하는 전자 어셈블리.
  28. 소스 전극을 공통으로 하는 액티브 셀과 캐패시터로 구성되는 반도체 장치에 있어서,
    내부표면과 외부표면을 가지는 드레인 전극, 제1 표면과 제2 표면을 가지는 공통 소스 전극으로서 상기 제1 표면과 제2 표면은 상기 공통 소스 전극의 두께를 한정한 공통 소스 전극 및 상기 드레인 전극과 상기 소스 전극 사이에 위치하는 반도체 층으로서 상기 반도체 층은 상기 드레인 전극의 내부표면 및 상기 소스 전극의 제1 표면과 전기적 접촉을 하는 반도체 층으로 이루어진 액티브 셀; 및
    외부표면과 내부표면을 가지고 상기 공통 소스 전극을 이루는 게이트 전극,
    상기 게이트 전극과 상기 소스 전극 사이에 위치하는 유전체 층으로서 상기 유전체 층은 상기 게이트 전극의 내부표면 및 상기 소스 전극의 제2 표면과 전기적 접촉을 하는 유전체 층으로 이루어진 커패시터
    를 포함하는 반도체 장치.
  29. 제28항에 있어서,
    반도체 소자의 상기 캐패시터는 슈퍼 캐패시터인 반도체 장치.
  30. 제28항에 있어서,
    상기 공통 소스 전극의 두께는 200 나노미터보다 작은 반도체 소자.
  31. 제28항에 있어서,
    상기 게이트 전극의 외부표면과 인접하고, 전기적 절연물질로 이루어진 기판 층을 더 포함하는 반도체 소자.
  32. 제28항에 있어서,
    상기 드레인 전극의 외부표면과 인접하고, 전기적 절연물질로 이루어진 기판층을 더 포함하는 반도체 소자.
  33. 제28항에 있어서,
    상기 공통 소스 전극과 상기 반도체 층 사이 그리고/또는 상기 반도체 층과 상기 드레인 전극 사이에 위치하고, 상기 반도체 층의 전하 주입 그리고/또는 전하 이송을 조절하는 유기 또는 무기 버퍼 박막 층을 더 포함하는 반도체 소자.
  34. 제28항에 있어서,
    상기 게이트 전극, 드레인 전극 및 소스 전극은 금속, 전도성 금속 산화물, 전도성 폴리머, 전도성 나노입자 및 나노입자를 포함하는 유기물 또는 전도성 물질 에서 선택된 전극 물질들인 반도체 소자.
  35. 제28항에 있어서,
    상기 유전체 층은 이온결합 물질, 고 유전체 물질, 전해 물질, 페로브스카 구조 물질 및 무기 반도체 물질 중 하나 또는 하나 이상의 물질인 반도체 소자.
  36. 제28항에 있어서,
    상기 반도체 층은 유기 전계 효과 트랜지스터 물질, 유기 발광 다이오드 물질, 유기 반도체 물질 및 무기 반도체 물질 중 어느 하나인 반도체 소자.
  37. 제28항에 있어서,
    특히, 상기 드레인 전극은 알루미늄, 상기 게이트 전극은 구리, 상기 공통 소스 전극의 제1 표면은 알루미늄 그리고 상기 공통 소스 전극의 제2 표면은 구리인 반도체 소자.
  38. 제37항에 있어서,
    특히, 상기 반도체 층은 펜타센(pentacene, C60) 및 알루미늄(Ⅲ)8-하이드록시퀴놀라인(aluminum(Ⅲ)8-hydroxyquinoline) 중 어느 하나인 반도체 소자.
  39. 제38항에 있어서,
    특히, 상기 유전체 층은 LiF인 반도체 소자.
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